特許

J-GLOBAL ID：200903062361331002

微細レジストパターンの形成方法

発明者： 青山 肇
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-112952
公開番号（公開出願番号）：特開平5-315242
出願日： 1992年05月06日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】 本発明は,半導体装置の微細加工に用いる微細レジストパターンの形成方法に関し, 上層レジスト層を薄くして,解像力を向上し,微細パターンの形成が可能となる三層レジスト法の開発を目的とする。【構成】 被加工層1上に下層レジスト層2,酸化しやすい金属,或いはSiからなる中間層3,上層レジスト層4を順次,積層する工程と,上層レジスト層4をパターニングする工程と, パターニングされた上層レジスト層4をマスクとして, 中間層3の露出した領域を酸化して酸化層5とする工程と, 上層レジスト層4,及び, 上層レジスト層4下側の中間層3を除去する工程と, 酸化層5をマスクとして, 下層レジスト層2をパターニングする工程とを含むように構成する。

請求項（抜粋）：

被加工層(1) 上に下層レジスト層(2), 酸化しやすい金属,或いはシリコンからなる中間層(3) ,上層レジスト層(4) を順次,積層する工程と,該上層レジスト層(4) をパターニングする工程と,パターニングされた該上層レジスト層(4) をマスクとして, 該中間層(3) の露出した領域を酸化して酸化層(5) とする工程と,該上層レジスト層(4) 及び, 該上層レジスト層(4) 下側の中間層(3) を除去する工程と,該酸化層(5) をマスクとして, 該下層レジスト層(2) をパターニングする工程とを含むことを特徴とする微細レジストパターンの形成方法。

IPC (4件)：

H01L 21/027 ,  G03F 7/11 ,  G03F 7/26 511 ,  H01L 21/302

FI (2件)：

H01L 21/30 361 S ,  H01L 21/30 341 P