特許

J-GLOBAL ID：200903062418420651

同期パターン検出回路

発明者： 藤原 恒夫 ,  山口 毅
出願人/特許権者： シヤープ株式会社
代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平3-194350
公開番号（公開出願番号）：特開平5-041034
出願日： 1991年08月02日
公開日（公表日）： 1993年02月19日
要約：

【要約】【構成】 記録媒体から得られる再生信号を、クロック信号に基づいてシリアル・パラレル変換するシフトレジスタ11と、同期パターンを構成する各シンボルパターンA・B・Cを同定する第1デコーダ12a・12b・12cと、上記シンボルパターンの同定数をしきい値と比較し、同期パターンが検出されたことを示す検出信号を生成する多数決判定回路13とが、順に接続されている。この多数決判定回路13内で、順次生成される各動作結果がクロック信号の1周期以内に確定する位置毎に、フリップフロップ回路14・16・18・20が設けられている。【効果】 記録媒体の記録密度やデータ転送レートを向上させるために、クロック信号の周期を短くしても、確実に同期パターンの検出を行うことができる。

請求項（抜粋）：

複数ビットから成るシンボルパターンの複数配列によって構成され、記録データの先頭を示す同期パターンが付加された記録媒体から得られる再生信号を、クロック信号に基づいてシリアル・パラレル変換するシリアル・パラレル変換手段と、上記シリアル・パラレル変換手段の出力に基づいて上記シンボルパターンを同定し、パターン判定信号を生成するパターン判定信号生成手段と、上記パターン判定信号に基づいて、シンボルパターンの同定数をしきい値と比較し、上記同定数がしきい値以上のときに同期パターンが検出されたことを示す検出信号を生成する多数決判定手段とを備えている同期パターン検出回路において、上記多数決判定手段には、シンボルパターンの同定数としきい値とに基づいて多数決判定を順次行う際の各動作結果が、上記クロック信号の1周期以内に確定する位置毎に、上記各動作結果を入出力するフリップフロップ回路が設けられていることを特徴とする同期パターン検出回路。