特許
J-GLOBAL ID：200903062461279288
半導体装置及び半導体装置の製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-106642
公開番号（公開出願番号）：特開平10-284615
出願日： 1997年04月08日
公開日（公表日）： 1998年10月23日
要約：
【要約】【課題】本発明は同一基板上の複数の素子形成領域に酸化膜厚の異なる高耐圧素子と低耐圧素子とを短時間でかつ簡易な工程で、素子特性の変化の少ない信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】低耐圧トランジスタが形成される素子形成領域16bには、チャネル層19bの閾値を調整するためのボロンイオン注入を行い、高耐圧トランジスタが形成される素子形成領域16aには、チャネル層19aの閾値を調整するためのボロンイオン注入とともに、酸化膜厚を変える酸素イオン注入を行い、熱酸化処理が行われる。これにより、素子形成領域16bには、低耐圧トランジスタ用の薄いゲート酸化膜24bが均一に形成され、素子形成領域16aには、高耐圧トランジスタ用の厚いゲート酸化膜24aが均一に形成される。このため、1回の熱酸化処理だけで、膜厚の異なるゲート酸化膜を形成することができる。
請求項（抜粋）：
シリコン基板が素子分離領域により複数の素子形成領域に分割され、高耐圧素子が形成される素子形成領域と低耐圧素子が形成される素子形成領域とを少なくとも1つずつ有する半導体装置において、前記低耐圧素子が形成される素子形成領域のシリコン基板を熱酸化して得られるチャネル層上の第1酸化膜と、前記高耐圧素子が形成される素子形成領域の所定領域に酸素イオンが注入されたシリコン基板を熱酸化して得られるチャネル層上の第2酸化膜と、前記第1酸化膜上に導電性膜をパターニングした第1電極と、前記第2酸化膜上に導電性膜をパターニングした第2電極と、を備えていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/8234
, H01L 27/06
