特許

J-GLOBAL ID：200903062461587276

薄膜キャパシタ

発明者： 吉田 政次 ,  山口 弘 ,  ピエール・イブ ルセシェール
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-227381
公開番号（公開出願番号）：特開平7-086514
出願日： 1993年09月13日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】 薄膜化による実効的誘電率の低下を抑制してチタン酸バリウムストロンチウム薄膜が4GbDRAMの容量絶縁膜として利用されることを可能とする容量膜構造を提供する。【構成】 基板1上に下部電極9、容量膜10、上部電極11を積層した構造を有する薄膜キャパシタであって、特に容量膜10としてチタン酸ストロンチウムあるいはチタン酸バリウムストロンチウム膜5とチタン酸バリウム膜が順次積層されており、チタン酸バリウム膜6は2〜20nmの極薄い膜であることを特徴とする薄膜キャパシタである。

請求項（抜粋）：

チタン酸ストロンチウムあるいはチタン酸バリウムストロンチウムを容量絶縁膜として用いる薄膜キャパシタであって、下部電極上に成膜された当該絶縁膜上に膜厚2〜20nmのチタン酸バリウム薄膜を形成し上部電極を形成してなることを特徴とする薄膜キャパシタ。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/314 ,  H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/04 C ,  H01L 27/10 325 J

引用特許：

審査官引用 (2件)

• 特開昭53-089962
  
• 特開平3-252160