特許

J-GLOBAL ID：200903062493822072

半導体集積回路装置およびその製造方法

発明者： 大湯 静憲 ,  荻島 淳史 ,  土屋 修 ,  只木 ▲芳▼▲隆▼ ,  渡部 浩三 ,  内山 博之 ,  池田 良広 ,  岡崎 勉 ,  朝倉 久雄 ,  川北 惠三 ,  茂庭 昌弘 ,  久保田 勝彦 ,  鯨井 裕 ,  梶谷 一彦 ,  永島 靖 ,  中村 正行
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-309114
公開番号（公開出願番号）：特開2000-236074
出願日： 1999年10月29日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】 メモリセルにおいて所望するしきい値電圧を得ると同時に、リフレッシュ特性を向上させて、高信頼度のDRAMを実現することのできる技術を提供する。【解決手段】 メモリセル選択用MISFETQsのデータ線側のp型ウエル4にp型半導体領域27および不純物濃度が相対的に高いn- 型半導体領域8a,8bを形成することによって、メモリセル選択用MISFETQsの1.1Vのしきい値電圧を得ると同時に、情報蓄積用容量素子側のp型ウエル4にp型半導体領域27を形成せず、また不純物濃度が相対的に低いn- 型半導体領域8bを形成することによって、ゲート電極7aの情報蓄積用容量素子側の端部近傍における接合電界強度を低減する。

請求項（抜粋）：

半導体基板上にメモリセル選択用MISトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、前記メモリセル選択用MISトランジスタのソース、ドレインを構成する一方の第1低濃度半導体領域の上方に情報を転送するデータ線が形成され、前記メモリセル選択用MISトランジスタのソース、ドレインを構成する他方の第2低濃度半導体領域の上方に前記容量素子が形成されており、前記メモリセル選択用MISトランジスタのデータ線側の前記第1低濃度半導体領域の不純物濃度が、前記メモリセル選択用MISトランジスタの容量素子側の前記第2低濃度半導体領域の不純物濃度よりも相対的に高く、前記メモリセル選択用MISトランジスタのデータ線側の半導体基板の表面濃度が、前記メモリセル選択用MISトランジスタの容量素子側の半導体基板の表面濃度よりも相対的に高いことを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (43件)：

5F083AD01 ,  5F083AD10 ,  5F083AD42 ,  5F083AD48 ,  5F083GA02 ,  5F083GA05 ,  5F083GA19 ,  5F083GA28 ,  5F083GA30 ,  5F083JA02 ,  5F083JA06 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083LA03 ,  5F083LA08 ,  5F083LA10 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR12 ,  5F083PR21 ,  5F083PR33 ,  5F083PR36 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA06 ,  5F083ZA08 ,  5F083ZA12 ,  5F083ZA23