特許

J-GLOBAL ID：200903062503364728

ロング・インストラクション・ワード方式プロセッサ

発明者： 久保沢 元
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-277759
公開番号（公開出願番号）：特開平11-119996
出願日： 1997年10月09日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 本発明は、命令コード中に占めるノンオペレーションの割合が少なく、命令キャッシュや外部メモリ等のRAM容量を有効に利用できることを目的とする。【解決手段】 第1,第2スロットと制御ビットからなる1命令で複数の命令の実行を指示するロング・インストラクション・ワード方式の命令を実行するロング・インストラクション・ワード方式プロセッサであって、第1スロットの指示する命令を実行する第1演算部と、第2スロットの指示する命令を実行する同一機能の複数の第2演算部とを有し、制御ビットの指示する個数の第2演算部で前記第2スロットの指示する命令を並列に実行する。このため、第1スロットの指示する命令でアドレス計算を行うと、第2スロットにノンオペレーションがはいることはなく、命令キャッシュや外部メモリ等のRAM容量を有効に利用でき、コンパイラの開発が極めて簡単となる。

請求項（抜粋）：

第1,第2スロットと制御ビットからなる1命令で複数の命令の実行を指示するロング・インストラクション・ワード方式の命令を実行するロング・インストラクション・ワード方式プロセッサであって、前記第1スロットの指示する命令を実行する第1演算部と、前記第2スロットの指示する命令を実行する同一機能の複数の第2演算部とを有し、前記制御ビットの指示する個数の第2演算部で前記第2スロットの指示する命令を並列に実行することを特徴とするロング・インストラクション・ワード方式プロセッサ。