特許

J-GLOBAL ID：200903062515099620

半導体集積回路及びその製造方法

発明者： 後藤 和司 ,  矢代 廣文 ,  村田 克彦 ,  加藤 芳弘
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-199485
公開番号（公開出願番号）：特開平10-050843
出願日： 1996年07月30日
公開日（公表日）： 1998年02月20日
要約：

【要約】【課題】半導体集積回路の被覆率を上げることでローディング効果をなくし、チップの歩留まり低下を抑制する半導体集積回路及びその製造方法を提供する。【解決手段】半導体基板上に配線層を形成する工程と、半導体基板上に、ダミーパターン発生禁止領域を設定する工程と、半導体基板上のダミーパターン発生禁止領域を除く領域に、ダミーパターンを形成する工程により製造されることを特徴とする。ダミーパターンが、ダミーパターン発生禁止領域には発生しないようにレイアウトパターンを作成したため、被覆率が大きく且つ配線容量の少ない半導体集積回路を提供することが出来る。

請求項（抜粋）：

半導体基板上に配線層を形成する工程と、前記半導体基板上に、ダミーパターン発生禁止領域を設定する工程と、前記半導体基板上の前記ダミーパターン発生禁止領域を除く領域に、ダミーパターンを形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 21/82 W ,  G06F 15/60 658 N ,  H01L 21/82 C ,  H01L 27/04 A