特許

J-GLOBAL ID：200903062540424846

半導体記憶装置

発明者： 谷▲崎▼ 哲志 ,  堂阪 勝己 ,  朝倉 幹雄
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-036777
公開番号（公開出願番号）：特開2001-076500
出願日： 2000年02月15日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 低速テスタを使用した場合であってもタイミング精度がよいディスターブテストを行うことができる半導体記憶装置を提供する。【解決手段】 本発明に係る半導体記憶装置は、外部信号を受けてコマンドを発生するコマンドデコーダ1、外部クロックを受けるクロックバッファ2、ゲート3,4、およびリフレッシュカウンタ7を含む。テスト信号TMSELFDがLレベルであればコマンドデコーダ1の出力に応じてオートリフレッシュ信号が発生する。テスト信号TMSELFDがHレベルであればクロックバッファ2の出力(外部クロック)に応じてオートリフレッシュ信号が発生する。これにより、セルフディスターブテストが実施される。

請求項（抜粋）：

行列状に配置される複数のメモリセルと、前記複数のメモリセルの複数の行に対応して設けられる複数のワード線とを含むメモリセルアレイと、外部信号に応じて、テストモードが設定されたことを検出するテストモード検出回路と、前記テストモード検出回路の出力に応答して、外部クロックをトリガとして、前記メモリセルアレイのディスターブテストを実施するための制御を行なう制御回路とを備える、半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G01R 31/28 ,  G06F 1/04 301

FI (3件)：

G11C 29/00 671 Z ,  G06F 1/04 301 F ,  G01R 31/28 B

Fターム (19件)：

2G032AA07 ,  2G032AB02 ,  2G032AG01 ,  2G032AG07 ,  2G032AK11 ,  2G032AK14 ,  5B079BA20 ,  5B079BB04 ,  5B079BC02 ,  5B079CC02 ,  5B079DD06 ,  5B079DD13 ,  5B079DD20 ,  5L106DD00 ,  5L106DD12 ,  9A001BB03 ,  9A001BB05 ,  9A001KZ54 ,  9A001LL05