特許
J-GLOBAL ID：200903062551013104
リセット回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 正剛
公報種別：公開公報
出願番号（国際出願番号）：特願平6-319709
公開番号（公開出願番号）：特開平8-179857
出願日： 1994年12月22日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】 マイクロプロセッサ(CPU)と周辺機能部とを有するシステムの起動期間を短くすることができる構成のリセット回路を提供する。【構成】 電源ONリセット回路1、CPU2、複数の周辺機能部3a〜3n、ゲート回路5、リセット解除制御部6、並びにリセット制御回路7から構成される。ゲート回路5からのリセット信号cによりCPU2はリセットされ、リセット完了後にCPU2は前処理をする。前処理終了後にCPU2から出力される制御信号dによりリセット解除制御部6はリセット解除信号eを出力し、リセット制御回路7はリセット解除信号eにより、周辺機能部3a〜3nのリセット信号c ́をハイレベル(リセット解除状態)とする。
請求項（抜粋）：
マイクロプロセッサ(以下、CPUと称する)と少なくとも1つの周辺機能部とを有し、前記CPUのリセット時間が前記周辺機能部のリセット時間よりも短いシステムにおけるリセット回路において、前記CPUのリセットに必要な信号幅を有する第1のリセット信号を出力するリセット信号発生部と、前記CPUからのリセット解除信号により前記周辺機能部のリセットに必要な信号幅を有する第2のリセット信号を出力するリセット制御部とを有して成ることを特徴とするリセット回路。
FI (2件)：
G06F 1/00 350 B
, G06F 1/00 351
