特許
J-GLOBAL ID：200903062553929076
複数デジタル・ビットのための安定化回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-539144
公開番号（公開出願番号）：特表2001-508218
出願日： 1997年04月28日
公開日（公表日）： 2001年06月19日
要約：
(57)b【要約】1メモリ・セル当たり複数のビットを格納することができるメモリ・セル(20)を有する集積回路メモリ・システム(33、17、18、21)について記述する。このメモリ・システムは、初期設定からドリフトを生じている可能性のあるメモリ・セルの蓄積電荷を、デジタル情報ビットに対応する所定の複数のレベルのいずれかの範囲内に維持し、1組の固有の基準電圧値によって定義する復元動作を有する。メモリ・システム(33、17、18、21)は、所定のレベルの範囲内に電荷を維持するのに十分な電荷量のみをメモリ・システムとの間で移動するためのミニプログラミング動作とミニ消去動作を有する。メモリ・システム(33、17、18、21)はまた、メモリ・セルの高速プログラミングのための動作と、所定のレベル間で広がりおよび安全マージンを大きくとるために消去メモリ・セル(20)の電荷分布を狭くする消去動作も有する。
請求項（抜粋）：
情報ビットに対応する複数の離散状態のいずれかをそれぞれ格納することができる複数のメモリ・セルと、 前記の一離散状態にある前記メモリ・セルによるドリフトを検出する手段とを含む集積回路メモリ・システム。
IPC (2件)：
FI (2件)：
G11C 17/00 641
, H03H 1/00
