特許
J-GLOBAL ID：200903062565538846
論理合成方法
発明者：
出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-073355
公開番号（公開出願番号）：特開平5-233755
出願日： 1992年02月25日
公開日（公表日）： 1993年09月10日
要約：
【要約】【目的】 配線数や遅延値やゲート数を最小化すると共に、とりわけ、遅延値を最小化した論理回路を合成する。【構成】 ステップ104及び114は、必要に応じて行う。ステップ108では、論理合成対象の論理回路中の論理セルを、基本論理セルに展開する。ステップ118では、前記展開された基本論理セルを、多入力論理セルに複合ゲート化する。続いて、ステップ124では、類似回路に着目してマージング処理を施す。ステップ128では、更に、多出力論理セルに複合ゲート化する。これにより、多入力論理セルや多出力論理セルへと効果的に論理合成することができ、ゲート数を最小化することができるだけでなく、配線数や遅延値も最小化することができる。
請求項（抜粋）：
論理回路の最適化を行う論理合成方法において、前記論理回路中の論理ゲートを基本論理ゲートに展開し、前記展開された基本論理ゲートを、多入力論理ゲートに複合ゲート化し、この後、類似回路に着目してマージング処理を施し、更に、多出力論理ゲートに複合ゲート化することを特徴とする論理合成方法。
IPC (2件)：
G06F 15/60 360
, H01L 27/118
