特許
J-GLOBAL ID：200903062613100696
タイミング・アナライザ
発明者：
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出願人/特許権者：
代理人 (1件)：
ソニー・テクトロニクス株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平6-275565
公開番号（公開出願番号）：特開平7-191095
出願日： 1994年10月17日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】 プリント回路基板、集積回路又はマルチチップ・モジュールに内蔵されて、これらのタイミング信号を試験する。【構成】 マルチプレクサ13及びゲート付きバッファ15は、タイミング・アナライザ回路12を被試験装置に結合し、タイミング・アナライザが被試験装置の複数のデータ・チャンネルの各々のデータを受けると共にデータ・チャンネルの各々にデータを供給できるようにする。なお、タイミング・アナライザ回路12は、データ・チャンネルの各々に対して設けられ、イネーブル(/EN)された際に、蓄積されたタイミング事象ベクトルに応じて、端子OUTから試験データ信号を各データ・チャンネルに供給すると共に、各データ・チャンネルからデータ信号を端子INに受け、受けたデータ信号をデータ・バスを介して読出し可能とする。
請求項（抜粋）：
被試験装置を試験するタイミング・アナライザであって、上記タイミング・アナライザをデータ・バス及び上記被試験装置に結合し、上記被試験装置の複数のデータ・チャンネルの各々のデータを受けると共に上記データ・チャンネルの各々にデータを供給する手段と、イネーブルされた際に、蓄積されたタイミング事象ベクトルに応じて、試験データ信号を上記各データ・チャンネルに供給すると共に、上記各データ・チャンネルからデータ信号を受け、上記受けたデータ信号を上記データ・バスを介して読出し可能で、上記データ・チャンネルの各々に対して夫々設けられた複数のタイミング・アナライザ回路とを具えたタイミング・アナライザ。
引用特許：
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