特許

J-GLOBAL ID：200903062616426827

結晶質半導体層を有する積層体の製造方法

発明者： 光嶋 康一 ,  伊藤 忠
出願人/特許権者： 株式会社豊田中央研究所
代理人 (1件)： 布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-333436
公開番号（公開出願番号）：特開2000-150379
出願日： 1998年11月09日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 1000°C以下の温度領域の熱処理でも適用可能な結晶質半導体層を有する積層体の製造方法を提供する。【解決手段】 結晶質半導体層を有する積層体の製造方法であって、以下の工程(a)〜(f)を含む。(a)結晶質半導体基板(単結晶シリコン基板)10の表面に、結晶質半導体(単結晶シリコン)とエッチングレートが異なる剥離層12を形成した後、剥離層をパターニングし、単結晶シリコン基板の表面を所定のパターンで露出させる工程、(b)単結晶シリコン基板10の露出面および剥離層の表面に非晶質シリコン層を形成する工程、(c)熱処理によって、非晶質シリコン層を固相成長によって単結晶シリコン層(SPE層)18にする工程、(d)SPE層18に、剥離層12に連続する孔を形成し、該孔を介して剥離層12をエッチングにて除去する工程、(e)SPE層18の表面に基板を接合する工程、および(f)単結晶シリコン基板をSPE層から剥離する工程。

請求項（抜粋）：

結晶質半導体層を有する積層体の製造方法であって、以下の工程(a)〜(f)を含む製造方法。(a)結晶質半導体基板の表面に、結晶質半導体とエッチングレートが異なる剥離層を形成した後、該剥離層をパターニングし、前記結晶質半導体基板の表面を所定のパターンで露出させる工程、(b)前記結晶質半導体基板の露出面および前記剥離層の表面に非晶質半導体層を形成する工程、(c)熱処理によって、前記非結晶質半導体層を固相成長によって結晶質半導体層にする工程、(d)前記結晶質半導体層に、前記剥離層に連続する孔を形成し、該孔を介して前記剥離層をエッチングにて除去する工程、(e)前記結晶質半導体層の表面に基板を接合する工程、および(f)前記結晶質半導体基板を前記結晶質半導体層から剥離する工程。

IPC (4件)：

H01L 21/20 ,  H01L 21/308 ,  H01L 27/12 ,  H01L 31/04

FI (4件)：

H01L 21/20 ,  H01L 21/308 B ,  H01L 27/12 B ,  H01L 31/04 X

Fターム (28件)：

5F043AA33 ,  5F043BB22 ,  5F043DD16 ,  5F043DD30 ,  5F043EE05 ,  5F043FF07 ,  5F043GG10 ,  5F051AA02 ,  5F051AA03 ,  5F051CA15 ,  5F051CB01 ,  5F051CB24 ,  5F051CB29 ,  5F051CB30 ,  5F051DA01 ,  5F051DA20 ,  5F051GA03 ,  5F051GA04 ,  5F051GA06 ,  5F052AA11 ,  5F052CA01 ,  5F052DA01 ,  5F052DA02 ,  5F052DB02 ,  5F052EA15 ,  5F052GA01 ,  5F052JA09 ,  5F052KB00