特許

J-GLOBAL ID：200903062629947397

キャッシュメモリを有するデータプロセッサ

発明者： ウィリアム・シー・モイヤー ,  ジョン・エイチ・アレンズ ,  クリストファー・イー・ホワイト ,  キース・イー・ディーフェンドルフ
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-046012
公開番号（公開出願番号）：特開平6-012327
出願日： 1993年02月10日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】 データプロセッサ(20)におけるキャッシュメモリに対する大幅なユーザ制御を可能にする。特に、データキャッシュ(54)においてタッチロード、フラッシュおよびアロケイト操作を行なうキャッシュ制御命令を実現する。【構成】 キャッシュ制御命令は命令キャッシュユニット(26)およびシーケンサ(34)の双方によってデコードされロード/ストアユニット(28)に必要な制御およびアドレス情報を提供する。ロード/ストアユニットは各命令の実行を順序立て、適切な時点でデータキャッシュユニット(24)に必要な制御およびアドレス情報を提供する。キャッシュ制御論理(60)は次に該アドレスおよび制御情報を処理して各キャッシュ制御命令を実行するのに必要な外部信号を提供する。さらに、キャッシュ制御論理はユーザがキャッシュ処理がいつ行なわれるかを知ることができるようにする外部転送コード信号を提供する。

請求項（抜粋）：

キャッシュメモリを有するデータプロセッサであって、命令を受けるためのインタフェース手段、複数のレジスタを有するレジスタファイル、前記インタフェース手段に結合された命令デコード手段であって、該命令デコード手段は前記命令の第1の部分をデコードして制御信号を提供し、前記命令デコード手段は前記命令の第2の部分をデコードして前記複数のレジスタの1つを表示するもの、前記命令デコード手段に結合され前記制御信号と前記命令の第2の部分によって示される複数のレジスタの内の前記1つの双方に応じて第1の操作を実行するための実行手段であって、該実行手段は前記複数のレジスタの内の前記1つが前記複数のレジスタの第1の部分に含まれている場合にのみ前記第1の操作を実行するもの、前記命令デコード手段に結合され前記命令の第3の部分に応じて前記キャッシュメモリをアクセスするためのキャッシュアクセス手段、そして前記命令デコード手段に結合され前記制御信号と前記命令の第2の部分によって示される複数のレジスタの内の前記1つの双方に応じて第2の操作を実行するためのキャッシュ制御手段であって、該キャッシュ制御手段は前記複数のレジスタの内の前記1つが前記複数のレジスタの第2の部分に含まれている場合にのみ前記第2の操作を実行するもの、を具備することを特徴とするキャッシュメモリを有するデータプロセッサ。

IPC (2件)：

G06F 12/08 310 ,  G06F 12/08

引用特許：

審査官引用 (1件)

• 特願平4-365133
  出願番号：特願平4-365133