特許

J-GLOBAL ID：200903062664203430

チップインダクタの製造方法およびチップインダクタ

発明者： 佐藤 真一
出願人/特許権者： ティーディーケイ株式会社
代理人 (1件)： 三澤 正義
公報種別：公開公報
出願番号（国際出願番号）：特願平10-216070
公開番号（公開出願番号）：特開2000-049028
出願日： 1998年07月30日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 広範囲の基板材料を採用することができ、端部電極の取付け強度が高く、加工作業性および加工コストに優れたチップインダクタの提供。【解決手段】 チップインダクタの製造において、銅箔積層基板(1)の銅箔をパターニングして形成された端部電極である外部電極(2)および引出し電極(3)、ならびに、前記端部電極上のコンタクト領域(5)以外の基板表面全面に設けた絶縁層(4)上に導電性極薄膜(6)を形成し、そして前記導電性極薄膜上の導体パターン以外の領域にレジスト(7)を形成し、前記導体パターン上に電解メッキ法により導体層(8)を形成した後に、前記レジストを剥離すると共にその下部に存在した導電性極薄膜を除去して形成された導体パターンを設ける。素子形成前に端部電極を形成するのでその取付け強度が高くなり、真空メッキ法を採用しないので加工作業性が向上し加工コストとが抑制されると同時に、広範囲の基板材料が使用可能となる。

請求項（抜粋）：

端部電極を有する銅箔有機基板上に絶縁層を形成する工程、前記絶縁層上に導電性極薄膜を形成する工程、前記導電性極薄膜上の導体パターン形成領域以外の領域にレジストを形成する工程、前記レジストに囲まれた導体パターン形成領域上に電解メッキ法により導体層を形成する工程、前記レジストを剥離する工程、および前記レジスト下部に存在していた導電性極薄膜を除去して導体パターンを形成する工程を少なくとも含むことを特徴とするチップインダクタの製造方法。

IPC (4件)：

H01F 41/04 ,  H01F 27/29 ,  H01F 17/00 ,  H01F 27/28

FI (5件)：

H01F 41/04 C ,  H01F 41/04 B ,  H01F 17/00 B ,  H01F 27/28 A ,  H01F 15/10 C

Fターム (8件)：

5E043AA08 ,  5E062DD01 ,  5E062FF01 ,  5E070AA01 ,  5E070AB02 ,  5E070BA01 ,  5E070CB04 ,  5E070CB12