特許

J-GLOBAL ID：200903062688553610

半導体装置およびその製造方法

発明者： 小林 純一郎
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2002-017865
公開番号（公開出願番号）：特開2003-218129
出願日： 2002年01月28日
公開日（公表日）： 2003年07月31日
要約：

【要約】【課題】 生産性の良好なプロセスで製造することができるとともに、ゲート・ドレイン間の寄生容量を低減させることができ、ゲート長のばらつきが抑制され、ゲート長の極めて微細な半導体装置および半導体装置の製造方法を提供する。【解決手段】 基板10の表面側に形成されたチャネル領域11と、チャネル領域11上に少なくとも側壁の一方が配置されるように、基板10上に形成された第1の絶縁層パターン21と、第1の絶縁層パターン21とは材質の異なるもので、第1の絶縁層パターン21を覆うように基板10上に形成された絶縁層から、第1の絶縁層パターン21におけるチャネル領域11上の一方の側壁21aを覆う絶縁層を除去して形成された第2の絶縁層パターン31と、絶縁層が除去された領域に形成されたゲート電極51とを備えたことを特徴とする半導体装置およびその製造方法である。

請求項（抜粋）：

基板の表面側に形成されたチャネル領域と、前記チャネル領域上に少なくとも側壁の一方が配置されるように、前記基板上に形成された第1の絶縁層パターンと、前記第1の絶縁層パターンとは材質の異なるもので、前記第1の絶縁層パターンを覆うように前記基板上に形成された絶縁層から、前記第1の絶縁層パターンにおけるチャネル領域上の一方の側壁を覆う絶縁層を除去して形成された第2の絶縁層パターンと、前記絶縁層が除去された領域に形成されたゲート電極とを備えたことを特徴とする半導体装置。

IPC (4件)：

H01L 21/338 ,  H01L 21/337 ,  H01L 29/808 ,  H01L 29/812

FI (2件)：

H01L 29/80 F ,  H01L 29/80 C

Fターム (20件)：

5F102FA00 ,  5F102GD04 ,  5F102GJ05 ,  5F102GL05 ,  5F102GR10 ,  5F102GR12 ,  5F102GR16 ,  5F102GS02 ,  5F102GS04 ,  5F102GT03 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC07 ,  5F102HC15 ,  5F102HC16 ,  5F102HC17 ,  5F102HC18 ,  5F102HC19 ,  5F102HC21