特許
J-GLOBAL ID：200903062696634514
ダイレクト・デジタル・シンセサイザ
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 恵一
公報種別：公開公報
出願番号（国際出願番号）：特願平9-087217
公開番号（公開出願番号）：特開平10-075121
出願日： 1997年03月24日
公開日（公表日）： 1998年03月17日
要約：
【要約】【課題】 ROMを用いずに、周期的な周波数変動がなく、クロック周波数のN/M倍(N、Mは整数)の周波数を出力するダイレクト・デジタル・シンセサイザを提供する。【解決手段】 N<M/2(Mは整数)を満たす周波数設定データN及びクロック(クロック周期T)を入力とし、クロックパルスが前記整数M個入力される時間内に前記N個のパルスを出力するデジタルパルス発生回路(101)と、このデジタルパルス発生回路(101)の出力パルスとパルス数が等しく等時間間隔に並ぶ仮想的なパルス列と、前記デジタルパルス発生回路の出力パルスとの、立ち上がり時間の差に比例した整数Xを、前記整数Mと前記デジタルパルス発生回路の内部データから得るデータ変換回路(102)と、前記デジタルパルス発生回路の出力パルスを入力してから、前記整数X、前記整数Mに従って(X/M)・Tで表される時間経過後にパルスを発生する分数設定型遅延回路(103)と、を備える。
請求項（抜粋）：
N<M/2(M、Nは整数)を満たす周波数設定データN及びクロック(クロック周期T)を入力とし、クロックパルスが前記整数M個入力される時間内に前記N個のパルスを出力するデジタルパルス発生回路と、このデジタルパルス発生回路の出力パルスとパルス数が等しく等時間間隔に並ぶ仮想的なパルス列と、前記デジタルパルス発生回路の出力パルスとの、立ち上がり時間の差に比例した整数Xを、前記整数Mと前記デジタルパルス発生回路の内部データから得るデータ変換回路と、前記デジタルパルス発生回路の出力パルスを入力してから、前記整数X、前記整数Mに従って(X/M)・Tで表される時間経過後にパルスを発生する分数設定型遅延回路と、を備えることを特徴とするダイレクト・デジタル・シンセサイザ。
IPC (3件)：
H03B 28/00
, H03K 3/02
, H03K 23/64
H03B 28/00 A
, H03K 3/02 P
, H03K 23/64 D
