特許
J-GLOBAL ID：200903062716390560
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-082204
公開番号（公開出願番号）：特開平6-295997
出願日： 1993年04月08日
公開日（公表日）： 1994年10月21日
要約：
【要約】【目的】半導体記憶装置の配線工程で発生するパ-ティクルによるビット線のショ-トを低減し、製造歩留まりを向上させる。【構成】ワ-ド線とビット線の交わる位置ごとにメモリセルを有し、前記ワ-ド線と前記ビット線との選択によって、記憶デ-タの読み出しを個別に行う半導体記憶装置において、第1のビット線4aと隣接して平行に配置された第2のビット線4bを互いに異なる配線層で形成する。【効果】隣接して平行に配置されたビット線を互いに異なる配線層で形成することにより、チップ面積を増やすこと無く同一配線層で形成されたビット線の配線間隔を広くし、配線工程で発生するパ-ティクルによるビット線のショ-トを大幅に低減できる。また信頼性も向上する。
請求項（抜粋）：
ワ-ド線とビット線の交わる位置ごとにメモリセルを有し、前記ワ-ド線と前記ビット線との選択によって、記憶デ-タの読み出しを個別に行う半導体記憶装置において、第1のビット線と隣接して平行に配置された第2のビット線を互いに異なる配線層で形成したことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
H01L 27/10 325 P
, H01L 21/82 W
