特許
J-GLOBAL ID：200903062779148069
データ処理システム及びメモリ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-357536
公開番号（公開出願番号）：特開平5-181746
出願日： 1991年12月26日
公開日（公表日）： 1993年07月23日
要約：
【要約】【目的】 大量のデータの転送を行う場合等においても、キャッシュメモリがリードキャッシュミスすることによる余分な処理時間の減少を図る。【構成】 キャッシュメモリの動作を禁止させるためのキャッシュ禁止信号を出力させる特定命令を指定する情報を予めキャッシュ禁止命令指定フィールド6に格納しておき、その情報で指定される特定命令が実行される時、キャッシュ禁止信号出力部4から出力されるキャッシュ禁止信号により、キャッシュメモリの動作を禁止させる。
請求項（抜粋）：
データ処理に必要なデータを記憶した主メモリと、この主メモリがアクセスされた時のデータを一時的に格納するキャッシュメモリと、上記主メモリあるいは上記キャッシュメモリをアクセスしてデータ処理を行うマイクロプロセッサとを備えたデータ処理システムにおいて、上記キャッシュメモリの動作を禁止させるためのキャッシュ禁止信号を出力させる特定命令を指定する情報を格納する指定情報格納手段と、この指定情報格納手段に格納された情報によって指定された特定命令の実行時に上記キャッシュメモリの動作を禁止させるためのキャッシュ禁止信号を出力するキャッシュ禁止信号出力手段とを、上記マイクロプロセッサに設けたことを特徴とするデータ処理システム。
IPC (3件)：
G06F 12/08
, G06F 12/08 310
, G06F 15/78 510
