特許

J-GLOBAL ID：200903062873241498

PLLブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータ

発明者： 竹山 顕司
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-167293
公開番号（公開出願番号）：特開2000-357179
出願日： 1999年06月14日
公開日（公表日）： 2000年12月26日
要約：

【要約】【課題】 PLLブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータを提供する。【解決手段】 PLLブロックを有する回路をイベントドリブン方式の論理シミュレーション方法でタイミング検証を行う場合、ターゲットとなる回路に含まれるPLLブロック固有のジッタ値を遅延ライブラリーに記述し、タイミング検証により得られた結果にジッタ値を加算もしくは減算し、ターゲットとなる回路のSetup/Holdを満足するか否かでジッタ値を考慮したタイミング検証を行う段階を有する。

請求項（抜粋）：

PLLブロックを有する回路をイベントドリブン方式の論理シミュレーション方法でタイミング検証を行う場合、ターゲットとなる回路に含まれるPLLブロック固有のジッタ値を遅延ライブラリーに記述し、タイミング検証により得られた結果に前記ジッタ値を加算もしくは減算し、前記ターゲットとなる回路のSetup/Holdを満足するか否かで前記ジッタ値を考慮したタイミング検証を行う段階を有する、PLLブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法。

IPC (3件)：

G06F 17/50 ,  G01R 31/28 ,  H03L 7/08

FI (5件)：

G06F 15/60 668 U ,  G01R 31/28 F ,  G06F 15/60 664 A ,  G06F 15/60 668 S ,  H03L 7/08 Z

Fターム (20件)：

2G032AA01 ,  2G032AB00 ,  2G032AC08 ,  2G032AD06 ,  2G032AE08 ,  2G032AE10 ,  2G032AG02 ,  5B046AA08 ,  5B046BA03 ,  5B046JA03 ,  5B046JA05 ,  5B046KA03 ,  5B046KA06 ,  5J106AA04 ,  5J106BB00 ,  5J106DD33 ,  5J106DD34 ,  5J106DD42 ,  5J106DD48 ,  5J106KK22