特許
J-GLOBAL ID：200903062873343797

半導体記憶装置

発明者：
梶谷 一彦

梶谷 一彦 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (1件)： 首藤 宏平
公報種別：公開公報
出願番号（国際出願番号）：特願2007-123996
公開番号（公開出願番号）：特開2008-282459
出願日： 2007年05月08日
公開日（公表日）： 2008年11月20日
要約：
【課題】階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置して良好な動作性能を確保可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、ワード線WLと、これに交差するグローバルビット線GBLと、グローバルビット線GBLに沿ってN本に区分されたローカルビット線LBLと、ワード線WLとローカルビット線LBLの交点に形成されNMOSトランジスタN0とキャパシタC0からなる複数のメモリセルMCを含むN個のメモリセルアレイと、選択メモリセルからローカルビット線LBLに読み出された信号を増幅するローカルセンスアンプ12と、ローカルセンスアンプ12からグローバルビット線GBLを経由する信号を入出力線に接続するグローバルセンスアンプ11を備え、各々のメモリセルMCはキャパシタC0の対向電極がローカルビット線LBLに直結されるシリンダ型のキャパシタ構造を有している。【選択図】図4
請求項（抜粋）：
複数のワード線と、 前記複数のワード線と交差する複数のグローバルビット線と、 各々の前記グローバルビット線に沿ってN本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、 前記複数のワード線と前記複数のローカルビット線の交点に形成され、対向電極が前記ローカルビット線に直結されるシリンダ型のキャパシタ構造を有する複数のメモリセルを含み、前記ローカルビット線の区分に対応して配置されたN個のメモリセルアレイと、 選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、 選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプと、 を備えることを特徴とする半導体記憶装置。
IPC (5件)：
G11C 11/404 ,  H01L 21/824 ,  H01L 27/108 ,  G11C 11/409 ,  G11C 11/401
FI (5件)：
G11C11/34 352C ,  H01L27/10 621C ,  G11C11/34 354R ,  G11C11/34 362H ,  H01L27/10 681G
Fターム (18件)：
5F083AD24 ,  5F083AD31 ,  5F083GA09 ,  5F083GA11 ,  5F083KA06 ,  5F083LA03 ,  5F083LA09 ,  5F083LA12 ,  5M024AA23 ,  5M024BB02 ,  5M024BB35 ,  5M024CC12 ,  5M024CC53 ,  5M024CC70 ,  5M024PP01 ,  5M024PP03 ,  5M024PP05 ,  5M024PP07
引用特許：
出願人引用 (3件) 審査官引用 (10件)
  • 半導体集積回路装置およびその製造方法
    公報種別：公開公報   出願番号：特願平6-204683   出願人：株式会社日立製作所
  • 特開昭57-023261
  • 半導体回路およびメモリ・デバイス
    公報種別：公開公報   出願番号：特願平10-131708   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
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