特許
J-GLOBAL ID：200903062896001664
メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-041508
公開番号（公開出願番号）：特開平6-259957
出願日： 1993年03月02日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】低消費電力化,高密度化,高速化,及び低電圧化を実現したフラッシュEEPROMとして使用されるメモリ装置を提供すること。【構成】メモリマトリックス1は、強誘電体によって構成される強誘電体キャパシタ11と、それに直列接続され、誘電体によって構成されるロードキャパシタ12と、該ロードキャパシタ12に並列接続された抵抗素子13と、上記キャパシタ11又は12の電圧によって導通制御され、そのキャパシタ11又は12に記憶されている情報を読み出すスイッチング素子14とから成るメモリセル10を複数マトリックス状に配列して構成したものである。行駆動回路2は行情報に基づいて、また列駆動回路3は列情報に基づいて、上記メモリマトリックス1を駆動する。消去回路4は、上記メモリマトリックス1に記憶されている情報を消去する。
請求項（抜粋）：
強誘電体によって構成される強誘電体キャパシタと、該強誘電体キャパシタに直列接続された誘電体によって構成されるロードキャパシタと、該ロードキャパシタに並列接続された抵抗素子と、前記強誘電体キャパシタ又は前記ロードキャパシタの電圧によって導通制御され、前記強誘電体キャパシタ又は前記ロードキャパシタに記憶されている情報を読み出すスイッチング素子とから成るメモリセルを複数マトリックス状に配列して構成したメモリセルマトリックスと、行情報に基づいて前記メモリマトリックスを駆動する行駆動回路と、列情報に基づいて前記メモリマトリックスを駆動する列駆動回路と、前記メモリマトリックスに記憶されている情報を消去する消去回路と、を具備したことを特徴とするメモリ装置。
IPC (2件)：
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