特許

J-GLOBAL ID：200903062908543220

NOR構造のハイブリッドマルチビットの不揮発性メモリ素子及びその動作方法

発明者： 金 元 柱 ,  朴 允 童
出願人/特許権者： 三星電子株式会社
代理人 (3件)： 八田 幹雄 ,  奈良 泰男 ,  宇谷 勝幸
公報種別：公開公報
出願番号（国際出願番号）：特願2006-060199
公開番号（公開出願番号）：特開2006-253679
出願日： 2006年03月06日
公開日（公表日）： 2006年09月21日
要約：

【課題】NOR構造のハイブリッドマルチビットの不揮発性メモリ素子及びその動作方法を提供する。【解決手段】複数の行及び列のマトリックスに配列された単位セルCを備え、各単位セルCは、相異なる形態の第1メモリ部及び第2メモリ部を備え、二つのメモリ部は、ソース及びドレインを共有し、一の行に配列された単位セルCの第1メモリ部は、一のワードラインWに連結され、一の列に配列された単位セルCのドレインは、一のビットラインBに連結されるハイブリッドマルチビットの不揮発性メモリ素子である。【選択図】図1

請求項（抜粋）：

単位セルが複数の行及び列のマトリックスに配列されるNORセルアレイ構造のハイブリッドマルチビットの不揮発性メモリ素子であって、 前記各単位セルは、 チャンネル及び電荷を保存できる第1ストレージノードを備え、当該第1ストレージノードの電荷保存状態に応じた前記チャンネルの閾電圧の変化を利用してデータを読み取る第1メモリ部と、 印加される電圧に応じた可変抵抗の特性を有する第2ストレージノード及び当該第2ストレージノードと連結されるスイッチを備えている第2メモリ部と、を備え、 前記第1メモリ部及び前記第2メモリ部は、ソース及びドレインを共有し、 前記一の行に配列された前記単位セルの第1メモリ部は、一のワードラインに連結され、前記一の列に配列された前記単位セルの前記ドレインは、一のビットラインに連結されることを特徴とするNOR構造のハイブリッドマルチビットの不揮発性メモリ素子。

IPC (6件)：

H01L 27/10 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 27/105 ,  H01L 29/792 ,  H01L 29/788

FI (4件)：

H01L27/10 451 ,  H01L27/10 434 ,  H01L27/10 448 ,  H01L29/78 371

Fターム (26件)：

5F083EP02 ,  5F083EP17 ,  5F083EP18 ,  5F083EP23 ,  5F083ER02 ,  5F083ER30 ,  5F083FZ10 ,  5F083GA09 ,  5F083JA35 ,  5F083JA53 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083ZA14 ,  5F083ZA21 ,  5F101BA01 ,  5F101BA45 ,  5F101BA54 ,  5F101BB05 ,  5F101BB08 ,  5F101BC11 ,  5F101BD02 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05