特許
J-GLOBAL ID：200903062915695648
マルチタスク対応用プロセッサ回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平3-320605
公開番号（公開出願番号）：特開平5-158713
出願日： 1991年12月04日
公開日（公表日）： 1993年06月25日
要約：
【要約】【目的】 従来システムがマルチタスク未対応で、その互換システムをマルチタスク対応にする時、本発明のマルチタスク対応用プロセッサを付加し互換可能のマルチタスク対応システムを得る。【構成】 システムから命令を受け取るための命令レジスタ1と、I/Oコマンドの発行状態をトレースし記憶するアドレスレジスタ回路21〜23と、アドレス比較回路14と、バストレースレジスタ回路31〜33を有し、この値によりマイクロプロセッサ5でシステム本体内の動作をエミュレートする。また、仮想ビデオRAMをシステムのメインメモリにして、マイクロプロセッサ5からバス制御回路9とデータ入出力回路12及びアドレス出力回路13を通し直接アクセスすることにより、グラフ部のアクセレータ等のエミュレートも可能となる。
請求項（抜粋）：
マルチタスクを使用するコンピュータシステムにおいて、コンピュータシステムからの命令を記憶する命令レジスタ回路と、コンピュータシステムとデータのやりとりを行うデータレジスタ回路と、アドレスバスの内容をデコードするアドレスデコード回路と、コンピュータシステムの制御信号、前記アドレスデコード回路の出力により前記命令レジスタ回路、データレジスタ回路の制御信号を発行するレジスタ制御回路と、命令レジスタ回路のデータを参照して処理を行うマイクロプロセッサと、前記マイクロプロセッサ用のプログラムを格納したROM回路と、前記マイクロプロセッサの作業用であるRAM回路を、具備することを特徴とするマルチタスク対応用プロセッサ回路。
IPC (2件)：
G06F 9/46 340
, G06F 9/455
