特許

J-GLOBAL ID：200903062938201936

スーパーレゾリューションアレイ装置

発明者： 竹谷 晋一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-076284
公開番号（公開出願番号）：特開平8-271608
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】 拘束演算を簡単にし、SRA処理演算の高速化を実現する。【構成】 各アンテナ素子1〜Nの捕捉信号を周波数変換器11〜1Nで中間周波数帯に周波数変換した後、A/D変換器21〜2Nでデジタル信号に変換して、素子データとしてレーダ動作の1パルス繰り返し周期分メモリ3に記憶し、その記憶素子データについて、乗算器41〜4Nで第1の複素ウェイトを付加して合成回路6で合成し、減算回路71〜7(N-1)で互いに隣接するデータ間の差分データを得て、乗算器81〜8(N-1)で第2の複素ウェイトを付加して合成回路10で合成し、両合成データについて減算回路A1で差分データを求め、隣接データ間の差分データと共にSRA処理回路9に入力し、当該回路9にて入力データから同一レンジ、同一速度を持つビーム幅内の複数目標を角度方向に分解して第1、第2の複素ウェイトを算出するようにした。

請求項（抜粋）：

N(Nは自然数)素子アレイの各アンテナ素子で捕捉された高周波信号をそれぞれ中間周波数帯に周波数変換するN個の周波数変換器と、このN個の周波数変換器の変換出力をそれぞれデジタル信号に変換して素子データを得るN個のアナログ/デジタル変換器と、このN個のアナログ/デジタル変換器から出力される素子データを所定時間分記憶するメモリと、このメモリに記憶された各素子データにそれぞれ第1の複素ウェイトを付加するN個の第1の乗算器と、このN個の第1の乗算器の出力を合成する第1の合成回路と、前記メモリに記憶された各素子データについて、互いに隣接するデータ間の差分データを得るN-1個の第1の減算回路と、このN-1個の第1の減算回路の出力データにそれぞれ第2の複素ウェイトを付加するN-1個の第2の乗算器と、このN-1個の第2の乗算器の出力を合成する第2の合成回路と、前記第1の合成回路の出力と前記第2の合成回路の出力との差分データを求める第2の減算回路と、前記N-1個の第1の減算回路の出力データ及び前記第2の減算回路の出力データから同一レンジ、同一速度を持つビーム幅内の複数目標を角度方向に分解し、その結果に基づいて前記第1、第2の複素ウェイトを算出するスーパーレゾリューションアレイ処理回路とを具備するスーパーレゾリューションアレイ装置。

IPC (3件)：

G01S 7/02 ,  G01S 7/28 ,  G01S 7/292

FI (3件)：

G01S 7/02 F ,  G01S 7/28 Z ,  G01S 7/292 C