特許

J-GLOBAL ID：200903063014460966

半導体装置およびその製造方法

発明者： 桑沢 和伸
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-244347
公開番号（公開出願番号）：特開2002-057220
出願日： 2000年08月11日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】 所望のパターンを有する上部電極およびゲート電極を形成することができる、半導体装置およびその製造方法を提供する。【解決手段】 半導体装置の製造方法は、容量素子100における上部電極130と、電界効果型トランジスタ200におけるゲート電極240とを同時に形成する工程(a)を含む。工程(a)は、上部電極130およびゲート電極240のための導電層40を形成する工程(a-1)、導電層40を平坦化する工程(a-2)、導電層40の上に、パターニングされたレジスト層R2を形成する工程(a-3)、およびレジスト層R2をマスクとして、導電層40の所定の部分を除去して、上部電極130およびゲート電極240を形成する工程(a-4)を含む。

請求項（抜粋）：

容量素子と電界効果型トランジスタとを有する半導体装置の製造方法であって、前記容量素子は、下部電極と誘電体膜と上部電極とを有し、前記電界効果型トランジスタは、ゲート電極を有し、前記上部電極と前記ゲート電極とを同時に形成する工程(a)を含み、前記工程(a)は、前記上部電極および前記ゲート電極のための導電層を形成する工程(a-1)、前記導電層を平坦化する工程(a-2)、前記導電層の上に、パターニングされたレジスト層を形成する工程(a-3)、および前記レジスト層をマスクとして、前記導電層の所定の部分を除去して、前記上部電極および前記ゲート電極を形成する工程(a-4)を含む、半導体装置の製造方法。

IPC (11件)：

H01L 21/8234 ,  H01L 27/06 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 27/10 461 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 27/10 461 ,  H01L 27/06 102 A ,  H01L 27/04 C ,  H01L 27/10 381 ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (41件)：

5F001AD17 ,  5F001AD33 ,  5F001AE50 ,  5F001AG02 ,  5F001AG07 ,  5F001AG12 ,  5F001AG21 ,  5F001AG24 ,  5F038AC02 ,  5F038AC05 ,  5F038AC15 ,  5F038DF04 ,  5F038DF05 ,  5F038DF11 ,  5F038EZ11 ,  5F038EZ16 ,  5F038EZ20 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BF06 ,  5F048BG01 ,  5F048BG12 ,  5F048BG13 ,  5F048DA09 ,  5F048DA25 ,  5F083BS00 ,  5F083EP63 ,  5F083EP68 ,  5F083ER22 ,  5F083GA30 ,  5F083JA35 ,  5F083JA39 ,  5F083PR12 ,  5F083PR36 ,  5F083PR40 ,  5F083ZA12 ,  5F083ZA13