特許
J-GLOBAL ID：200903063024010365
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平7-072666
公開番号（公開出願番号）：特開平8-274158
出願日： 1995年03月30日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】 humpが抑制され、素子分離耐圧の高いSOIトランジスタを製造すること。【構成】 シリコン酸化膜2上のシリコン単結晶層3上にシリコン酸化膜4を形成し、この酸化膜4上にシリコン窒化膜5を形成し、この窒化膜5をパターニングし、シリコン酸化膜4のエッチング速度がシリコン窒化膜5及びシリコン単結晶層3より大きなエッチング条件で、シリコン酸化膜4に対してサイドエッチングを施し、全面に多結晶シリコン膜8を形成し、このシリコン膜8を異方的にエッチングすることにより、該シリコン膜8をシリコン酸化膜4及びシリコン窒化膜5の側壁に残置し、この残置したシリコン膜8及びシリコン単結晶層3を、シリコン窒化膜5を耐酸化性マスクとして選択的に酸化して素子分離領域を形成する。
請求項（抜粋）：
絶縁層上に形成された第1の半導体層上に第1の膜を形成する工程と、この第1の膜上に耐酸化性の第2の膜を形成する工程と、この第2の膜をパターニングする工程と、前記第1の膜のエッチング速度が前記第2の膜及び前記第1の半導体層より大きなエッチング条件で前記第1の膜を等方的にエッチングすることにより、前記第1の膜の側壁が前記第2の膜の側壁よりも前記第2の膜のパターン内側に位置するようにする工程と、前記第1の半導体層上から前記第2の膜のパターン上にかけて第2の半導体層を形成する工程と、この第2の半導体層を異方的にエッチングすることにより、前記第2の半導体層を前記第1の膜の側壁及び前記第2の膜の側壁に残置する工程と、この残置した第2の膜及び前記第1の半導体層を酸化して素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 21/76 D
, H01L 27/12 F
