特許

J-GLOBAL ID：200903063079950251

半導体記憶装置及びその製造方法

発明者： 木下 英之
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-166041
公開番号（公開出願番号）：特開2002-359308
出願日： 2001年06月01日
公開日（公表日）： 2002年12月13日
要約：

【要約】【課題】 浮遊ゲートコーナー部分のゲート間絶縁膜への電界集中による耐圧劣化やリーク電流増加を軽減して、信頼性及び歩留まりを向上させる半導体記憶装置及びその製造方法を提供する。【解決手段】 半導体基板5と、この半導体基板内に埋め込まれ、その上面が半導体基板表面よりも突出し、その上面に凹部6が形成され、その凹部上端には窪み7が形成された素子分離領域1と、半導体基板上に形成されたゲート絶縁膜8と、このゲート絶縁膜8上及び素子分離領域1の上面及窪み7上に形成された第1ゲート9と、この第1ゲート9上、素子分離領域1の凹部6及び窪み7内に形成されたゲート間絶縁膜10と、このゲート間絶縁膜10上に形成され、素子分離領域1の凹部6を埋め込む第2ゲート11とを有する半導体記憶装置である。

請求項（抜粋）：

半導体基板と、この半導体基板内に埋め込まれ、その上面が半導体基板表面よりも突出し、その上面に凹部が形成され、その凹部上端には窪みが形成された素子分離領域と、前記半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上及び前記素子分離領域の上面及窪み上に形成された第1ゲートと、この第1ゲート上、前記素子分離領域の凹部及び窪み内に形成されたゲート間絶縁膜と、このゲート間絶縁膜上に形成され、前記素子分離領域の凹部を埋め込む第2ゲートとを有することを特徴とする半導体記憶装置。

IPC (5件)：

H01L 21/8247 ,  H01L 21/76 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 21/76 L ,  H01L 29/78 371

Fターム (43件)：

5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032BB06 ,  5F032CA17 ,  5F032DA02 ,  5F032DA28 ,  5F032DA74 ,  5F032DA78 ,  5F083EP02 ,  5F083EP27 ,  5F083EP53 ,  5F083EP55 ,  5F083EP56 ,  5F083GA19 ,  5F083GA24 ,  5F083GA27 ,  5F083JA04 ,  5F083JA32 ,  5F083JA35 ,  5F083JA53 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083PR21 ,  5F083PR33 ,  5F083PR40 ,  5F101BA07 ,  5F101BA12 ,  5F101BA22 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB08 ,  5F101BD35 ,  5F101BE07 ,  5F101BF08 ,  5F101BH03 ,  5F101BH14 ,  5F101BH15 ,  5F101BH16 ,  5F101BH30