特許
J-GLOBAL ID：200903063088764290
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
綿貫 隆夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-184447
公開番号（公開出願番号）：特開平10-032224
出願日： 1996年07月15日
公開日（公表日）： 1998年02月03日
要約：
【要約】【課題】 配線パターン等の一層の微細パターン化が可能であって、製造が容易なチップサイズパッケージの半導体装置を提供する。【解決手段】 半導体素子12の電極端子20と、半導体素子12と略同サイズに形成された回路基板14の配線パターン18とが電気的に接続されて成る半導体装置10において、該半導体素子12と回路基板14とが、回路基板14に形成された基板接着剤層16によって接合されていると共に、半導体素子12の電極端子20と回路基板14の配線パターン18との電気的接続が、基板接着剤層16を貫通する導電性バンプ22によってなされ、且つ基板接着剤層16から突出した導電性バンプ22の先端部が半導体素子12の電極端子20に当接して押し潰されていることを特徴とする。
請求項（抜粋）：
半導体素子の電極端子と、前記半導体素子と略同サイズに形成された回路基板の配線パターンとが電気的に接続されて成る半導体装置において、該半導体素子と回路基板とが、前記半導体素子又は回路基板に形成された接着剤層によって接合されていると共に、前記半導体素子の電極端子と回路基板の配線パターンとが、前記接着剤層を貫通する導電性バンプによって電気的に接続され、且つ前記導電性バンプの先端部が半導体素子の電極端子又は回路基板の配線パターンに当接して押し潰されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/60 311
, H01L 23/12
H01L 21/60 311 S
, H01L 23/12 L
