特許
J-GLOBAL ID：200903063114923238
半導体メモリセル
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-124041
公開番号（公開出願番号）：特開2001-024067
出願日： 1999年04月30日
公開日（公表日）： 2001年01月26日
要約：
【要約】 (修正有)【課題】一層の微細化、配線構成を簡素化し得る半導体メモリセルを提供する。【解決手段】半導体メモリセルは、読み出し用の第1のトランジスタTR1とスイッチ用の第2のトランジスタTR2と電流制御用の接合型トランジスタJF1から成り、第1乃至第4の領域と、第4の領域SC4上に設けられた不純物含有層SC4Aを有し、トランジスタTR1のソース/ドレイン領域は第1の領域SC1の表面領域及び第4の領域SC4から構成され、チャネル形成領域CH1は、第1の領域SC1の該表面領域と第4の領域SC4とで挟まれた第2の領域SC2の表面領域から構成され、トランジスタTR2のソース/ドレイン領域は、第2の領域SC2の該表面領域及び第3の領域SC3から構成され、チャネル形成領域CH2は第1の領域SC1の該表面領域から構成され、接合型トランジスタのゲート領域は第3及び第2の領域SC3,SC2から構成される。
請求項（抜粋）：
(1)ソース/ドレイン領域、チャネル形成領域及びゲート領域を有する第1導電形の読み出し用の第1のトランジスタ、(2)ソース/ドレイン領域、チャネル形成領域及びゲート領域を有する第2導電形のスイッチ用の第2のトランジスタ、並びに、(3)ソース/ドレイン領域、チャネル領域及びゲート領域を有する電流制御用の接合型トランジスタ、から成り、(a)第1導電形を有する半導体性の第1の領域、(b)第1の領域と接し、第2導電形を有する半導体性の第2の領域、(c)第1の領域の表面領域に設けられ、且つ、整流接合を形成して接する第3の領域、(d)第2の領域の表面領域に設けられた、第1導電形を有する半導体性の第4の領域、(e)第4の領域上に設けられた、第1導電形を有する不純物含有層、(f)第1の領域と第4の領域、及び、第2の領域と第3の領域を橋渡すごとく絶縁膜を介して設けられ、第1のトランジスタと第2のトランジスタとで共有されたゲート領域、を有する半導体メモリセルであって、(A-1)第1のトランジスタの一方のソース/ドレイン領域は、第1の領域の表面領域から構成され、(A-2)第1のトランジスタの他方のソース/ドレイン領域は、第4の領域から構成され、(A-3)第1のトランジスタのチャネル形成領域は、第1の領域の該表面領域と第4の領域とで挟まれた第2の領域の表面領域から構成され、(B-1)第2のトランジスタの一方のソース/ドレイン領域は、第1のトランジスタのチャネル形成領域を構成する第2の領域の該表面領域から構成され、(B-2)第2のトランジスタの他方のソース/ドレイン領域は、第3の領域から構成され、(B-3)第2のトランジスタのチャネル形成領域は、第1のトランジスタの一方のソース/ドレイン領域を構成する第1の領域の該表面領域から構成され、(C-1)接合型トランジスタのゲート領域は、第3の領域、及び、該第3の領域と対向する第2の領域の部分から構成され、(C-2)接合型トランジスタのチャネル領域は、第3の領域と第2の領域の該部分とで挟まれた第1の領域の一部から構成され、(C-3)接合型トランジスタの一方のソース/ドレイン領域は、接合型トランジスタのチャネル領域の一端から延び、且つ、第1のトランジスタの一方のソース/ドレイン領域を構成する第1の領域の該表面領域から構成され、(C-4)接合型トランジスタの他方のソース/ドレイン領域は、接合型トランジスタのチャネル領域の他端から延びる第1の領域の部分から構成され、(D)ゲート領域は、メモリセル選択用の第1の配線に接続され、(E)第3の領域は、書き込み情報設定線に接続され、(F)第4の領域は、不純物含有層を介して第2の配線に接続されていることを特徴とする半導体メモリセル。
IPC (2件)：
H01L 21/8242
, H01L 27/108
5F083AD69
, 5F083AD70
, 5F083GA09
, 5F083GA28
, 5F083KA01
, 5F083KA05
, 5F083PR05
, 5F083PR36
