特許
J-GLOBAL ID：200903063130905711
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2005-205948
公開番号（公開出願番号）：特開2007-027324
出願日： 2005年07月14日
公開日（公表日）： 2007年02月01日
要約：
【課題】微細化による高性能化を図るとともに信号遅延の発生が防止された半導体装置の製造方法を得ること。【解決手段】半導体基板11のデバイス領域に各半導体素子を分離する素子分離13を形成する素子分離形成工程と、前記素子分離13を形成した後に前記半導体基板11に半導体素子15を形成する半導体素子形成工程と、前記半導体素子15を形成した後に前記半導体素子15の上部に層間絶縁膜17を備えた配線層19を形成する配線層形成工程と、前記配線層19を形成した後に前記各デバイス領域毎に分割して個別のチップ1を形成するダイシング工程と、を含み、前記ダイシング工程は、前記半導体基板11をデバイス毎に分割する際の分割領域の層間絶縁膜17をエッチング除去するエッチング工程と、前記層間絶縁膜17をエッチング除去した後の分割領域を切断分割する切断工程と、含む。【選択図】図1
請求項（抜粋）：
半導体基板のデバイス領域に各半導体素子を分離する素子分離を形成する素子分離形成工程と、
前記素子分離を形成した後に前記半導体基板に半導体素子を形成する半導体素子形成工程と、
前記半導体素子を形成した後に前記半導体素子の上部に層間絶縁膜を備えた配線層を形成する配線層形成工程と、
前記配線層を形成した後に前記各デバイス領域毎に分割して個別のチップを形成するダイシング工程と、
を含み、
前記ダイシング工程は、
前記半導体基板をデバイス毎に分割する際の分割領域の層間絶縁膜をエッチング除去するエッチング工程と、
前記層間絶縁膜をエッチング除去した後の分割領域を切断分割する切断工程と、
を含むこと
を特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/301
, H01L 21/768
, H01L 23/522
H01L21/78 L
, H01L21/90 J
, H01L21/78 S
5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033RR06
, 5F033RR22
, 5F033XX17
, 5F033XX24
, 5F033XX27
