特許

J-GLOBAL ID：200903063142866827

並列計算機におけるプライオリティ制御回路

発明者： 垂井 俊明 ,  井門 徳安 ,  中川 貴之 ,  杉江 衛 ,  前田 浩光
出願人/特許権者： 工業技術院長
公報種別：公開公報
出願番号（国際出願番号）：特願平4-339539
公開番号（公開出願番号）：特開平6-168214
出願日： 1992年11月27日
公開日（公表日）： 1994年06月14日
要約：

【要約】【目的】 共有バスのアービトレーションを可変プライオリティにより制御する並列計算機において、ロックの衝突によりシステム性能が低下することを回避する。【構成】 各PE100において、そのPEがロック中であること、すなわち、自PEがあるアドレスをロックしたがまだアンロックしていないことを示すロック中信号142を作る。また、可変プライオリティ制御を一時的に停止させ、プライオリティを凍結するためのプライオリティ固定入力55cをプライオリティ制御回路55に設ける。各PEから出力されたロック中を表す信号142の論理和をとりプライオリティ固定入力55cの入力とする。【効果】 ロック中のPEが連続してバスをアクセスできるようになるため、複数のPEが同時にロック処理を行なった場合の衝突を削減し、システム性能を大幅に向上させることができる。

請求項（抜粋）：

複数のプロセッシングエレメント、1つ以上の主記憶装置からなり、プロセッシングエレメントから主記憶装置へのアクセスを共有バスを介して行ない、かつ、各々のプロセッシングエレメントが主記憶のデータをロックするための機能を持つ並列計算機において、共有バスのプライオリティ制御を行なう際に、それぞれのプロセッシングエレメントのどれもロックをかけていない場合には各プロセッシングエレメントのバスプライオリティを可変とし、何れか1つ以上がロックをかけている間はバスプライオリティを固定とすることを特徴とする並列計算機のプライオリティ制御回路。