特許
J-GLOBAL ID：200903063144792103
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平9-213370
公開番号（公開出願番号）：特開平11-054621
出願日： 1997年08月07日
公開日（公表日）： 1999年02月26日
要約：
【要約】 (修正有)【課題】 溝配線技術に低誘電率膜を適用した場合でも、配線間容量の上昇を回避しつつ、エレクトロマイグレーションや配線間ショート不良などによる配線信頼性の低下を効果的に抑制することができる半導体装置およびその製造方法を提供する。【解決手段】 層間絶縁膜9に上層配線溝を形成し、その際、サイドウォール膜12の少なくとも一部を上層配線溝の底面より高い高さまで残す。次に、全面にTiN/Ti膜14を形成した後、その上にAl合金膜を形成し、このAl合金膜を高圧でリフローさせて接続孔11および上層配線溝に埋め込む。次に、CMP法により接続孔11および上層配線溝の内部以外の部分のAl合金膜およびTiN/Ti膜14を除去し、上層溝配線15を形成する。
請求項（抜粋）：
接続孔および配線溝を有し、上記接続孔および上記配線溝が導電材料で埋め込まれた半導体装置の製造方法において、半導体基板上に絶縁膜を形成する工程と、上記絶縁膜に上記接続孔を形成する工程と、上記接続孔の側壁にサイドウォール膜を形成する工程と、上記絶縁膜に上記配線溝を形成し、その際、上記サイドウォール膜の少なくとも一部を上記配線溝の底面より高い高さまで残すようにする工程と、上記接続孔および上記配線溝を導電材料で埋め込む工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/768
, H01L 21/3205
H01L 21/90 B
, H01L 21/88 B
