特許
J-GLOBAL ID：200903063190770750

強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法

発明者：
大野 誓

大野 誓 について

, 
山崎 浩和

山崎 浩和 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-237860
公開番号（公開出願番号）：特開2000-067597
出願日： 1998年08月25日
公開日（公表日）： 2000年03月03日
要約：
【要約】【課題】強誘電体メモリに関し、メモリセルからビット線に記憶データが読み出された場合におけるビット線の電位の基準電位に対するマージンを試験し、初期良品からの信頼性の低い製品の除去を可能とし、出荷する製品の信頼性の向上を図ると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥によるものなのかの識別を容易にし、不良解析の効率化を図る。【解決手段】外部から制御電位Vexを印加するパッド32及びプレート線駆動回路33を設け、各メモリセルについて、制御電位Vexを種々変化させることにより、基準電位Vrefを種々変化させて、記憶データの読出しを行い、ビット線に記憶データが出力された場合におけるビット線の電位のマージンを試験する。
請求項（抜粋）：
複数のメモリセルが接続された第1、第2のビット線と、前記第2のビット線に接続され、前記第1のビット線に接続されたメモリセルが選択される場合には、前記第2のビット線に基準電位を出力する第1のリファレンスセルと、前記第1のビット線に接続され、前記第2のビット線に接続されたメモリセルが選択される場合には、前記第1のビット線に基準電位を出力する第2のリファレンスセルと、前記第1、第2のビット線間の電位差を増幅し、選択されたメモリセルから前記第1又は第2のビット線に出力された記憶データを検出するセンスアンプとを備える強誘電体メモリであって、前記第1、第2のリファレンスセルを制御して前記基準電位を変化させる基準電位制御回路を備えていることを特徴とする強誘電体メモリ。
IPC (5件)：
G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/22 ,  G11C 14/00 ,  G11C 11/401
FI (5件)：
G11C 29/00 671 M ,  G11C 11/22 ,  G01R 31/28 B ,  G11C 11/34 352 A ,  G11C 11/34 371 A
Fターム (20件)：
2G032AA07 ,  2G032AB03 ,  2G032AB05 ,  2G032AB20 ,  2G032AC03 ,  2G032AD05 ,  2G032AE11 ,  2G032AL00 ,  5B024AA15 ,  5B024BA02 ,  5B024BA09 ,  5B024BA27 ,  5B024CA07 ,  5B024EA01 ,  5L106AA01 ,  5L106DD00 ,  5L106DD03 ,  5L106DD12 ,  5L106FF05 ,  5L106GG07
引用特許：
審査官引用 (3件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平6-154809   出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝
  • 半導体記憶装置の検査方法
    公報種別：公開公報   出願番号：特願平3-304343   出願人：株式会社東芝
  • 強誘電体メモリ装置
    公報種別：公開公報   出願番号：特願平7-016117   出願人：松下電器産業株式会社

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