特許

J-GLOBAL ID：200903063201005156

テスト時間短縮のための内部クロックの増大

発明者： 駒井 豊 ,  ロジャー ノーウッド ,  ダニエル,ビー.ペニー
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-274039
公開番号（公開出願番号）：特開2000-106000
出願日： 1999年09月28日
公開日（公表日）： 2000年04月11日
要約：

【要約】【課題】 メモリ・テスタ速度から制約を受けにくいメモリ回路。【解決手段】 第1論理状態及び第2論理状態を有する制御信号を受けるように結合されたクロック回路(215、217)を備えて設計される回路。クロック回路は第1論理状態に応答して第1クロック信号(CLK)を、第2論理状態に応答して第2クロック信号(*CLK)を生成する。第2クロック信号は第1クロック信号の周波数の少なくとも2倍の周波数を有する。アドレス・カウンタ(221)は第1及び第2クロック信号の1つを受けるように結合される。アドレス・カウンタは第1及び第2クロック信号の1つに対応するアドレス信号のシーケンスを生成する。メモリ・セルのアレイは、アドレス信号のシーケンスに対応するデータ・ビットのシーケンスを生成するように配列される。論理回路(235、239、240)はデータ・ビットのシーケンスを受けるように結合される。論理回路はデータ・ビットのシーケンスの論理的組合せを生成する。

請求項（抜粋）：

第1論理状態と第2論理状態を有する制御信号を受けるように結合され、第1論理状態に応答して第1クロック信号を生成し、第2論理状態に応答して第2クロック信号を生成し、第2クロック信号は第1クロック信号の周波数の少なくとも2倍の周波数を有するクロック回路と、第1及び第2クロック信号の1つを受けるように結合され、第1及び第2クロック信号の1つに対応するアドレス信号のシーケンスを生成するアドレス・カウンタと、アドレス信号のシーケンスに対応するデータ・ビットのシーケンスを生成するように配列されたメモリ・セルのアレイと、データ・ビットのシーケンスを受けるように結合され、データ・ビットのシーケンスの論理的組合せを生成するように配列された論理回路を含む回路。

IPC (3件)：

G11C 29/00 671 ,  G11C 11/407 ,  G11C 11/401

FI (3件)：

G11C 29/00 671 R ,  G11C 11/34 362 S ,  G11C 11/34 371 A