特許

J-GLOBAL ID：200903063301137556

入力回路

発明者： 福田 達哉 ,  平山 和俊
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-336629
公開番号（公開出願番号）：特開平5-167028
出願日： 1991年12月19日
公開日（公表日）： 1993年07月02日
要約：

【要約】【目的】 RAS,CAS,WEの不本意なタイミングが発生しないように各信号を入力するインバータ回路の利得係数比を調整する。【構成】 CMOSトランジスタで構成された、RASの入力初段回路であって、RASの入力素子(第1の入力素子)として、pchトランジスタのゲート長aをより小さくし、ゲート幅bをより大きくするか、nchトランジスタのゲート長cをより大きくし、ゲート幅dをより小さくするか、又は、その両方を実施したインバータ回路である。【効果】 半導体記憶装置の入力電圧レベルの評価が、正確に、かつ、容易にできる様になる。

請求項（抜粋）：

以下の要素を有する入力回路(a)所定の利得係数比をもつ2つのトランジスタを有して、信号を入力する第1の入力素子、(b)上記第1の入力素子を構成する2つのトランジスタの利得係数比とは異なる利得係数比をもつ2つのトランジスタを有して、信号を入力する第2の入力素子。