特許
J-GLOBAL ID：200903063324192309
高速ラツチトランシーバ
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-345954
公開番号（公開出願番号）：特開平5-014137
出願日： 1991年12月27日
公開日（公表日）： 1993年01月22日
要約：
【要約】 (修正有)【目的】 フーチャーバスナシステムにおいて使用し、バックプレーントランシーバ論理に依存し、供給電圧及び温度の種々の動作条件で、高速で安定な伝播遅延を与える。【構成】 ラッチトランシーバが小さなスキュー、制御された上昇/下降時間(2ns-5ns)及びグリッチのないパワーアップ/パワーダウン保護をサポートしている。トランシーバは、非常に正確なスレッシュホールドを提供するビルトインバンドギャップ基準及びオンチップラッチを使用している。ドライバ段における独特のスレーブ段論理が、スレーブラッチに対して予め設定した入力条件を与え、従ってドライバがイネーブルされる場合にデータがドライバ出力に対して瞬間的にクロック動作され、その際に伝搬遅延を減少させる。
請求項（抜粋）：
ラッチトランシーバにおいて、(a)データ入力に応答してマスターラッチ出力ノードにデータ入力を格納するマスターラッチ及びマスターラッチ出力ノードにおけるデータ入力のスレーブ段出力ノードへの高速転送のためにクロック信号に応答するスレーブ段論理手段を有するラッチ段が設けられており、(b)スレーブ段出力ノードにおけるデータ入力に応答して対応するラッチトランシーバ出力信号を供給するドライバ段が設けられている、ことを特徴とするラッチトランシーバ。
IPC (5件)：
H03K 3/037
, G06F 13/36 310
, H03K 17/04
, H03K 17/16
, H04L 25/02
