特許
J-GLOBAL ID：200903063342115427
キヤツシユメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-031813
公開番号（公開出願番号）：特開平5-094305
出願日： 1992年02月19日
公開日（公表日）： 1993年04月16日
要約：
【要約】【目的】 マルチプロセッサ構成のプロセッサユニット中において、RISCマイクロプロセッサによりアクセスされる際のペナルティの発生を抑制する。【構成】 プログラムカウンタのインクリメントにより順次生成される命令アドレスIAと、条件分岐命令等に基づく分岐先の命令フェッチのための分岐先アドレスBAと、ロード命令及びストア命令に基づくデータアクセスのためのデータアドレスDAと、他のメモリ装置との間のデータの整合性を管理するための物理アドレスPAとの4つのアドレスの中から2つのアドレスSA1,SA2を選択するように、第1及び第2のアドレス選択器10,12並びに制御装置20を設ける。タグアドレス格納用の第1のメモリアレイ14と、命令列及びデータの格納のための第2のメモリアレイ24とは、いずれも2ポートを有し、2つの選択アドレスSA1,SA2によりそれぞれ独立にアクセスされる。
請求項（抜粋）：
命令フェッチのためのアクセスに使用されるべき複数のアドレスとデータアクセスに使用されるべき複数のアドレスとからなるアドレス群の中の1つ又は複数のアドレスがアクセス要求アドレスとして与えられるキャッシュメモリ装置であって、複数のアクセス要求アドレスが同時に与えられた場合には、該与えられた複数のアクセス要求アドレスの中から各々1つのアドレスを選択するための複数のアドレス選択手段と、命令列とデータとが格納され、かつ前記複数のアドレス選択手段で各々選択されたアドレスによりそれぞれ独立にアクセスされる記憶手段とを備えたことを特徴とするキャッシュメモリ装置。
引用特許：
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