特許

J-GLOBAL ID：200903063354783174

半導体側壁フィンを製造する方法

発明者： ジェームズ・ダブリュ・アドキソン ,  ポール・ディー・アニェッロ ,  アーン・ダブリュ・バランタイン ,  ラマ・ジバカルニ ,  エリン・シー・ジョーンズ ,  エドワード・ジェー・ノバク ,  ジェド・エイチ・ランキン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-319845
公開番号（公開出願番号）：特開2002-198538
出願日： 2001年10月17日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 比較的薄いエピタキシャル成長チャネルを有するデュアル・ゲート・トランジスタを提供する。【解決手段】 エピタキシャル成長チャネルを形成し、その後にダマシン・ゲートを形成することによって二重ゲートのシリコン・オン・インシュレータ(SOI)MOSFETを作成する。この二重ゲートMOSFETは狭いチャネルを特徴とし、これがレイアウト幅当たりの電流ドライブを増加し、低いアウト・コンダクタンスを提供する。

請求項（抜粋）：

基板を提供するステップと、前記基板上に側部表面を有する層を形成するステップと、前記側部表面上に第1側壁を有するエピタキシャル・チャネルを形成するステップと、前記チャネルの第2側壁を露出させるために前記層を除去するステップと、前記第1チャネルの端に結合されたソースおよびドレイン領域を形成するステップと、前記チャネルの側壁の少なくとも一方に隣接してゲートを形成するステップを含む電界効果トランジスタ(FET)を形成する方法。

IPC (6件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/08 331 ,  H01L 27/088 ,  H01L 29/161

FI (6件)：

H01L 27/08 331 E ,  H01L 29/78 618 C ,  H01L 27/08 102 A ,  H01L 27/08 102 B ,  H01L 29/163 ,  H01L 29/78 618 A

Fターム (55件)：

5F048AA01 ,  5F048AC01 ,  5F048BA14 ,  5F048BA16 ,  5F048BB01 ,  5F048BB05 ,  5F048BB11 ,  5F048BC01 ,  5F048BC11 ,  5F048BD01 ,  5F048BD06 ,  5F048BD09 ,  5F048BG05 ,  5F110AA01 ,  5F110AA03 ,  5F110CC02 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE29 ,  5F110EE32 ,  5F110EE44 ,  5F110EE45 ,  5F110EE48 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF22 ,  5F110FF26 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG07 ,  5F110GG19 ,  5F110GG22 ,  5F110GG23 ,  5F110GG25 ,  5F110GG30 ,  5F110GG42 ,  5F110GG52 ,  5F110HJ13 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ11

引用特許：

審査官引用 (1件)

• 特開平3-288475