特許
J-GLOBAL ID：200903063362202326
メモリ管理方式
発明者：
,
出願人/特許権者：
代理人 (1件)：
服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願平6-276402
公開番号（公開出願番号）：特開平8-137513
出願日： 1994年11月10日
公開日（公表日）： 1996年05月31日
要約：
【要約】 (修正有)【目的】一定間隔で必ず処理すべきタスクを有する制御装置においても、高速メモリを用いてデータ処理の高速化が図れるようにする。【構成】ベースアドレス記憶手段1には、優先順位の高い高優先度プログラムの先頭番地を格納し、ベースアドレス転送手段2は、装置の電源投入時に当ベースアドレスをメモリ領域データ記憶手段5に転送する。オプションパラメータ記憶手段3には、オプションパラメータを格納し、プログラムサイズ設定手段4は、メモリ領域データ記憶手段5内のプログラムサイズを設定する。プロセッサからメモリアクセス要求が出力されると、アクセス制御手段6は、要求されたアドレスがメモリ領域データの示す領域に含まれるか否かを判断し、メモリ領域データの示す領域に対するアクセス要求であれば、アクセスを高速メモリ8に対して行わせ、そうでなければアクセスをメインメモリ7に対して行わせる。
請求項（抜粋）：
マルチタスク処理をリアルタイムで行う制御装置のメモリ管理方式において、システムプログラム内の、一定周期で必ず実行しなければならない優先順位の高いタスクを実行するための高優先度プログラムを格納する高速メモリと、前記高優先度プログラム以外の前記システムプログラムを格納するメインメモリと、前記高優先度プログラムのベースアドレスとプログラムサイズとを格納するメモリ領域データ記憶手段と、前記ベースアドレスと前記プログラムサイズとにより前記高優先度プログラムのメモリ領域を認識し、出力されたメモリアクセス要求が前記高優先度プログラムに対するアクセスか否かを判断し、前記高優先度プログラムに対するアクセスは前記高速メモリに対して行わせ、前記高優先度プログラム以外のプログラムに対するアクセスはメインメモリ対して行わせるアクセス制御手段と、を有することを特徴とするメモリ管理方式。
IPC (4件)：
G05B 15/02
, G05B 19/414
, G06F 9/46 340
, G06F 12/06 522
G05B 15/02 Z
, G05B 19/18 N
