特許
J-GLOBAL ID：200903063400927550
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平9-186169
公開番号（公開出願番号）：特開平11-039876
出願日： 1997年07月11日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 従来の半導体記憶装置では、ノイズキャンセラの除去可能時間分だけ、アクセスの遅延を見込まなければならない。また、アドレス入力ノイズがIC自身の動作に依存するノイズであれば、アクセス遅延として見えてしまう。【解決手段】 ファースト経路中のATD回路13からはイレギュラーノイズに起因した短パルスが生じるが、スロー経路中のATD回路15からはワンショットパルスのみが生じ、イレギュラーノイズによる短パルスは発生しない。また、ATD回路13からのワンショットパルスは、ATD回路15からのワンショットパルスに比べて時間的に早く発生する。そこで、ファースト系の各パルスマルチプレックス部14はディジット線プリチャージやセンスアンプ内部節点イコライズなどへのパルスを発生し、スロー系の各パルスマルチプレックス部16はデータリセットのパルスを発生するように構成する。
請求項（抜粋）：
アドレス信号を入力信号として受け、該アドレス信号が遷移する毎にワンショットパルスの第1のアドレス遷移検出信号を出力する第1のアドレス遷移検出回路と、前記アドレス信号を入力信号として受け、該アドレス信号が遷移する毎に、前記第1のアドレス遷移検出信号よりも所定時間遅れたワンショットパルスの第2のアドレス遷移検出信号を出力する第2のアドレス遷移検出回路と、前記第1のアドレス遷移検出信号と前記第2のアドレス遷移検出信号との間の前記所定時間の差を、アドレス遷移検出信号を活性信号として入力する内部回路の活性順序に合わせて駆動する論理パルス発生手段とを有することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/41
, G11C 8/00 312
G11C 11/34 L
, G11C 8/00 312
