特許

J-GLOBAL ID：200903063489670868

半導体集積回路装置およびその製造方法

発明者： 永井 亮 ,  宮本 正文 ,  朝倉 久雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-037691
公開番号（公開出願番号）：特開平11-238860
出願日： 1998年02月19日
公開日（公表日）： 1999年08月31日
要約：

【要約】【課題】 メモリ動作の安定性と、高速性を兼ね備えたDRAMあるいはDRAMを混載したシステムLSIを提供する。【解決手段】 同一の半導体基板1上にあって、DRAMのメモリセルアレイ領域B1の選択MISFETQmをバルクシリコン基板である半導体基板1の主面上に形成し、メモリセル以外の回路、すなわちDRAMの周辺回路領域B2あるいは論理回路等の一般回路が形成される一般回路領域AのMISFET(nチャネルMISFETQnおよびpチャネルMISFETQp)を半導体基板1上の絶縁膜2上に設けた単結晶シリコン層であるSOI層3上に形成する。

請求項（抜粋）：

DRAMのメモリセルを選択する第1のMISFETと、前記メモリセルがアレイ状に配置されたメモリセルアレイ領域の周辺に配置され、前記DRAMの周辺回路に含まれる第2のMISFETとを有する半導体集積回路装置、または、前記第1および第2のMISFETに加えて論理演算回路その他の論理回路に含まれる第3のMISFETを有する半導体集積回路装置であって、前記第1のMISFETは、前記半導体基板の主面に形成され、前記第2および第3のMISFETは、前記半導体基板の主面の絶縁膜上に前記半導体基板とは電気的に絶縁して形成された単結晶シリコン層に形成されていることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/786

FI (5件)：

H01L 27/10 681 F ,  H01L 27/08 321 K ,  H01L 27/10 621 C ,  H01L 27/10 671 C ,  H01L 29/78 613 B