特許

J-GLOBAL ID：200903063501851350

テスト回路

発明者： 瀬川 浩 ,  吉本 雅彦
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-037584
公開番号（公開出願番号）：特開平5-232196
出願日： 1992年02月25日
公開日（公表日）： 1993年09月07日
要約：

【要約】【目的】 複数のスキャンラッチ回路を有する並列レジスタよりなるテスト回路において、テスト回路の回路規模を削減する。【構成】 スキャンラッチ回路を構成するマスタースレーブ式のラッチ回路において、マスター側のラッチ回路にスタティック型ラッチ回路8を用い、スレーブ側のラッチ回路にダイナミック型ラッチ回路10を用いる。コントロール信号Cに基づいて、第1の回路部部から入力した信号DI1 と前段のスキャンラッチ回路から入力した信号DI2 のうち一方をスタティック型ラッチ回路8に保持する。信号DI1 は出力端子dから第2の回路部分に対して出力される。信号DI2はダイナミック型ラッチ回路10を通って出力端子SO から次段のスキャンラッチ回路に出力される。【効果】 スレーブ側のラッチ回路をダイナミック型ラッチ回路にすることによりテスト回路の素子数を削減することができ、テスト回路の占有面積を縮小することができる。

請求項（抜粋）：

複数の出力端子を持つ第1の回路部分、該第1の回路部分の該出力端子に一対一対応した複数の入力端子を持つ第2の回路部分を有する回路中に設けられ、該第1及び第2の回路部分の間に組み込まれ、クロック入力端子、テスト制御用端子及びテストデータ入力端子を有するテスト回路であって、前記クロック信号入力端子及び前記テスト制御用端子に接続し、前記第1の回路部分の前記出力端子と該出力端子に対応する前記第2の回路部分の前記入力端子とに接続したスキャンラッチ回路を複数有し、前記テストデータ入力端子及び該各スキャンラッチ回路を直列に接続した並列レジスタを備え、前記スキャンラッチ回路が、前記クロック信号入力端子から入力された第1のクロック信号に応じて動作するスタティック型ラッチ回路と、前記クロック信号入力端子から入力された第2のクロック信号に応じて動作するダイナミック型ラッチ回路とを備え、前記テスト制御用端子から入力された信号によって前記各スキャンラッチ回路が動作モードに設定されたときは、前記各スキャンラッチ回路が前記第1の回路部分の前記出力端子より出力されたデータを前記スタティック型ラッチ回路を通して前記第2の回路部分の前記入力端子に伝達し、前記テスト制御用端子から入力された信号によって前記各スキャンラッチ回路がシフトモードに設定されたときは、直列に接続された前記各スキャンラッチ回路が前記テストデータ入力端子から入力されたテストデータをそれぞれの後段のスキャンラッチ回路に順次移すシフト動作を行い、かつ前記シフト動作を行う前記各スキャンラッチ回路が、該スキャンラッチ回路に順次入力してきた前記テストデータをまず前記スタティック型ラッチ回路にラッチし、次にラッチした該テストデータを前記ダイナミック型ラッチ回路を通して前記後段のスキャンラッチ回路に出力することを特徴とするテスト回路。