半導体装置の製造方法及び半導体装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-162313
公開番号（公開出願番号）：特開平11-354629
出願日： 1998年06月10日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】端部に落ち込みを有さない溝型素子分離を形成する。【解決手段】表面上に下敷酸化膜2とシリコン窒化膜3とが形成されたシリコン基板1に溝21を形成する。HDP-CVD法によってシリコン酸化物11を堆積し、溝21の内部に当該酸化物11を充填する。第2レジスト部分42を有するレジスト41とレジスト43とを形成する。ドライエッチング法により、レジスト41,43によって被覆されていないシリコン酸化膜11を除去する。シリコン酸化膜11のストッパ膜3に対するエッチング選択比を、シリコン酸化膜11の膜厚の最大値cからアライメントマージンaを減算して得られる値(c-a)の2倍を、ストッパ膜3の膜厚dで除算して得られる値(2(c-a)/d)以上に規定している。レジスト41,43を除去して、残存するシリコン酸化膜11B,11DC,11DE,11FEをCMP法によって研磨・除去する。

請求項（抜粋）：

半導体基板の一方の表面の上方にストッパ膜を形成する第1工程と、前記ストッパ膜の表面内の所定の領域から前記半導体基板の内部に向けて前記ストッパ膜と前記半導体基板の一部とをエッチングして、素子分離領域を成す溝と、前記素子分離領域以外の領域から成る活性領域とを形成する第2工程と、前記ストッパ膜の前記表面上及び前記溝の内部に、エッチングと成膜とを同時に行う成膜法により誘電体を堆積して、前記溝の前記内部に前記ストッパ膜の前記表面と同じ高さまで前記誘電体を埋め込む第3工程と、少なくとも、前記素子分離領域の前記誘電体上、及び、前記活性領域の前記誘電体上であって前記素子分離領域端から前記活性領域側に向けて、アライメントマージン以上の所定の距離で与えられる範囲内に、レジストを形成する第4工程と、前記レジストをマスクとして、前記誘電体の前記ストッパ膜に対する所定の選択比で以て、前記活性領域の前記レジストが形成されていない前記誘電体をエッチングし、前記活性領域の前記レジストが形成されていない前記誘電体を除去する第5工程と、前記レジストを除去して、前記レジストで被覆されていた前記誘電体を露出する第6工程と、前記露出した誘電体であって、前記活性領域の前記誘電体を除去する第7工程と、前記ストッパ膜を除去する第8工程とを備え、前記所定の選択比は、前記第5工程後に残存する前記ストッパ膜が前記第7工程でその機能を発揮しうる程度の膜厚を有するように設定されることを特徴とする、半導体装置の製造方法。

IPC (2件)：

H01L 21/76 , H01L 21/304 622

FI (2件)：

H01L 21/76 L , H01L 21/304 622 X

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