ダイナミック出力制御回路

発明者：
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-155683
公開番号（公開出願番号）：特開2000-031812
出願日： 1999年06月02日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】オーバーシュート及びアンダーシュート、並びに伝搬遅延を低減する。【解決手段】出力制御回路であって、出力ノード68に接続される第1の高電位側トランジスタ56と、第1の高電位側トランジスタ56に並列に接続される第2の高電位側トランジスタ59と、第1の高電位側トランジスタ56の制御ノード68と第2の高電位側トランジスタ59の制御ノードとの間に接続され、出力ノードのフィードバックによって制御される第1のトランスミッション・ゲート72と、出力ノード68に接続される第1の低電位側トランジスタ50と、第1の低電位側トランジスタ50に並列に接続される第2の低電位側トランジスタ53と、第1の低電位側トランジスタ50の制御ノードと第2の低電位側トランジスタ53の制御ノードとの間に接続され、出力ノード68のフィードバックによって制御される第2のトランスミッション・ゲート74とを含む出力制御回路。

請求項（抜粋）：

出力制御回路であって、出力ノードに接続される第1の高電位側トランジスタと、第1の高電位側トランジスタに並列に接続される第2の高電位側トランジスタと、第1の高電位側トランジスタの制御ノードと第2の高電位側トランジスタの制御ノードとの間に接続され、出力ノードのフィードバックによって制御される第1のトランスミッション・ゲートと、出力ノードに接続される第1の低電位側トランジスタと、第1の低電位側トランジスタに並列に接続される第2の低電位側トランジスタと、第1の低電位側トランジスタの制御ノードと第2の低電位側トランジスタの制御ノードとの間に接続され、出力ノードのフィードバックによって制御される第2のトランスミッション・ゲートと、を含む出力制御回路。

IPC (2件)：

H03K 19/0175 , G05F 1/56 310

FI (2件)：

H03K 19/00 101 F , G05F 1/56 310 V

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