特許

J-GLOBAL ID：200903063533672555

半導体装置の製造方法

発明者： 舘下 八州志
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-187402
公開番号（公開出願番号）：特開平9-036324
出願日： 1995年07月24日
公開日（公表日）： 1997年02月07日
要約：

【要約】【目的】 DRAM等のメモリ・キャパシタの下部電極などを容易に、しかも短い工程で形成することができる製法を提供すること。【構成】 まず(A)で、エッチング時に高い選択比を有する第1の層44と第2の層46とを単数または複数回繰り返し積層する。つぎに、(B)でこれらの層を貫いて接続孔48を開口した後、その内側壁から横方向に第1の層44または第2の層46のいずれか一方の層(たとえば第1の層44)を選択的にエッチングする(C)。そして、このエッチングにより除去した部分および接続孔48を埋め込むように第3の層52aを被膜し(D)、その表面側をセルごとに分離し(E)、最後に第1の層44と第2の層46を表面側から除去することにより電極52を形成する(F)。セル間分離工程(E)は、エッチバックあるいはレジストをマスクにして行う。第1層44や第2の層46は、酸化シリコン膜またはリン含有膜が好ましい。

請求項（抜粋）：

エッチング時に高い選択比を有する第1の層と第2の層とを単数または複数回繰り返し積層する工程と、前記積層した第1の層と第2の層とを貫いて接続孔を開口する工程と、開口した前記接続孔の内側壁から横方向に、前記第1の層または第2の層のいずれか一方の層を選択的にエッチングする工程と、このエッチングにより除去した部分および接続孔を埋め込み、第1の層および第2の層を覆うように電極となる第3の層を被膜する工程と、前記第3の層の表面側をセルごとに分離するセル間分離工程と、前記第1の層と第2の層とを表面側から除去する工程とを少なくとも含む半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 A ,  H01L 27/04 C