特許

J-GLOBAL ID：200903063591192199

スタックキャパシタの製造方法

発明者： サン・ヴァン・グーイェン ,  マティアス・イルグ ,  ケヴィン・ジェイ・アーラム
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション ,  シーメンス・アクチエンゲゼルシャフト ,  ラム リサーチ コーポレーション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-284939
公開番号（公開出願番号）：特開平10-163453
出願日： 1997年10月17日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】 ギガビットDRAMデバイスに適した、高アスペクト表面積比のスタックキャパシタ構造のための簡単なダマシン製造方法を提供する。【解決手段】 キャパシタの蓄積電荷は、蓄積ノード領域を増大することによって増大する。高アスペクト表面積比のスタックキャパシタは、最大セル寸法を増大することなしに製造することができる。蓄積ノードは、一つのプロセス工程によって正確なナノメータ寸法で付着される低ドープトおよび高ドープト濃度のボロホスホシリケートガラスによって形成され(ブロック1)、ドープト層または非ドープト層のいずれかが高エッチング速度を有するように選択的にエッチングされる(ブロック3)。このエッチングは、ノード内でフィンガ状突起を作製し(ブロック4)、これらの突起が処理工程の少ない非常に簡略化した方法を用いてより大きな表面領域を与える。

請求項（抜粋）：

基板を設ける工程と、前記基板上に、低濃度ドープト酸化物膜と高濃度ドープト酸化物膜とからなる交互層を付着する工程と、前記交互層をマスク・パターニングしてバイアを形成する工程と、前記交互層をドライエッチングする工程と、前記交互層を選択的にウェットエッチングする工程と、前記バイアの底面および多数の側面上に、コンフォーマルな導電膜とコンフォーマルな高誘電率膜とからなる薄い層を付着する工程と、前記バイアを、ドープト・ポリシリコンで充填する工程と、前記ポリシリコンで充填された前記バイアを平坦化する工程と、前記ポリシリコンを、ウェットエッチングする工程と、前記ポリシリコンの上に、コンフォーマルな導電膜とコンフォーマルな高誘電率膜とからなる薄い層を付着する工程と、前記薄い層および前記ポリシリコンの上に、ボロホスホシリケートガラスを付着する工程と、を含むことを特徴とするスタックキャパシタの製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 A ,  H01L 27/04 C