特許

J-GLOBAL ID：200903063631871523

半導体装置およびその製造方法

発明者： 内田 幹也
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-154226
公開番号（公開出願番号）：特開2001-332510
出願日： 2000年05月25日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】 アスペクト比の大きいコンタクトホールエッチング時に、下地拡散層の表面に施されるオーバーエッチング量を低減し、ダメージ・浸食を抑えることで接合リークの発生を抑制する。【解決手段】 半導体基板11、拡散層12の上にSiリッチ絶縁膜16(SiOx :1≦x≦2)とBPSGからなる層間絶縁膜13とを形成し、レジストパターンを形成した後、C/F比の大きいC2 F6 ガスで異方性エッチングを行うと、層間絶縁膜13とSiリッチ絶縁膜16との界面にてフルオロカーボン膜が堆積してエッチングがストップする。ここでいったんこの堆積物を除去した後、C/F比の低いC2 F6 +O2 ガスで膜16をエッチングする。

請求項（抜粋）：

半導体基板と、この半導体基板上に形成されたストイキオメトリーを有する構成の絶縁膜と、前記半導体基板と前記絶縁膜の間に形成され前記ストイキオメトリーを有する構成よりSiを多く含むSiリッチ絶縁膜とを備え、前記絶縁膜および前記Siリッチ絶縁膜にエッチングされて前記半導体基板を露出するコンタクトホールが形成された半導体装置。

IPC (2件)：

H01L 21/28 ,  H01L 21/3065

FI (3件)：

H01L 21/28 M ,  H01L 21/28 F ,  H01L 21/302 A

Fターム (19件)：

4M104AA01 ,  4M104DD08 ,  4M104DD16 ,  4M104DD19 ,  4M104DD22 ,  4M104EE05 ,  4M104EE15 ,  4M104HH11 ,  5F004AA03 ,  5F004AA05 ,  5F004AA06 ,  5F004CA01 ,  5F004DA02 ,  5F004DA26 ,  5F004DB03 ,  5F004EA23 ,  5F004EA28 ,  5F004EB01 ,  5F004EB03