半導体記憶装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：山本秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平5-126342
公開番号（公開出願番号）：特開平6-334155
出願日： 1993年05月27日
公開日（公表日）： 1994年12月02日
要約：

【要約】【目的】電気的に書込み/消去可能な半導体不揮発性メモリ(E2PROM)のチップ面積の縮小を計り、あわせて、その簡便な製造方法を提供する。【構成】E2PROMに負バイアス消去法を用いるとメモリ部トランジスタのソース領域13を低バイアス化できるので、この領域を二重拡散領域にする必要が無い。かつ周辺回路部の一部のトランジスタをフィールド酸化膜2上にTFTとして形成するので、基板1内に拡散層を設ける必要が無く、さらにチップ面積が縮小できる。上記構成のE2PROMのフィールド酸化膜2上のTFTを、例えば、スタガ構造として形成する場合、このTFTのソース3、ドレイン4、チャネル5およびメモリ部のフローティングゲート10を、同時に積層した第1のポリシリコン層を用いて形成し、このTFTのゲート6、基板1上のトランジスタのコントロールゲート8およびメモリ部のコントロールゲート8’を、同時に積層した第2のポリシリコン層を用いて形成するのでその製造が簡便である。

請求項（抜粋）：

半導体の基板上に、メモリ部と該メモリ部の周縁に周辺回路部とを有し、該周辺回路部のフィールド酸化膜上に形成された薄膜トランジスタと、該周辺回路部の該基板上に、ゲート酸化膜を挟んでゲート電極が形成された複数の第2のトランジスタと、該メモリ部の該基板上に、ゲート酸化膜を挟んでゲート電極が形成された複数の第3のトランジスタとを有し、該第3のトランジスタのソースおよびドレイン領域のそれぞれが単層の拡散層で該基板内に形成され、該第2のトランジスタのソースおよびドレイン領域が単一の拡散層で囲まれて該基板内に形成された半導体記憶装置。

IPC (5件)：

H01L 27/115 , G11C 16/02 , G11C 16/04 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L 27/10 434 , G11C 17/00 307 D , H01L 29/78 371

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