特許

J-GLOBAL ID：200903063647672539

半導体記憶装置

発明者： 小西 康弘
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-282773
公開番号（公開出願番号）：特開平5-120876
出願日： 1991年10月29日
公開日（公表日）： 1993年05月18日
要約：

【要約】【構成】 I/O分離方式のDRAMにおいて、データ読出しのためのコラム選択線RCSLとデータ書込みのためのコラム選択線WCSLとが互いに独立に設けられ、かつ、各メモリセルアレイブロックMAごとに対応して、対応するメモリセルアレイMAが非選択状態のときに、このメモリセルアレイブロックMAに対応する読出しデータ線対WDB,/WDBを、イコライズ回路EQによってイコライズされたビット線BL,/BLの電位と同じ電位Vblにプリチャージするための回路WDPが設けられる。【効果】 各ビット線対BL,/BLに書込み選択用のトランジスタを設けなくても、データ読出し時およびデータ書込み時のいずれにおいても、選択されないメモリセルアレイブロックMAに対応して設けられた書込みデータ線対WDB,/WDBとイコライズ回路EQとの間に流れる電流は生じない。

請求項（抜粋）：

各々が、複数の行および複数の列に配列された複数のメモリセルおよび前記複数の列に対応して設けられた複数のビット線を含む複数のブロックと、データ書込時に、前記複数のブロックの各々において、前記複数のビット線のいずれかを選択する第1選択手段と、データ読出時に、前記複数のブロックの各々において、前記複数のビット線のいずれかを選択する第2選択手段と、前記複数のブロックのうちのいずれかを選択するブロック選択手段と、前記複数のブロックに対応して設けられ、各々が、書込データを受ける複数の書込データバス手段と、前記複数のブロックに対応して設けられ、各々が、対応するブロックにおいて前記第1選択手段により選択されたビット線を、対応する書込データバス手段に電気的に接続する複数の接続手段と、前記複数のブロックに対応して設けられ、各々が、読出データを外部に伝達するための複数の読出データバス手段と、前記複数のブロックに対応して設けられ、各々が、対応するブロックにおいて前記第2選択手段により選択されたビット線の電位変化を、対応する読出データバス手段に伝達する複数の伝達手段と、前記複数のブロックに対応して設けられ、各々が、対応する伝達手段により伝達された電位変化を増幅する複数の読出増幅手段と、前記複数のブロックに対応して設けられ、各々が、対応するブロックが前記ブロック選択手段により選択されていないときに、対応するブロックの前記複数のビット線をすべて所定の電位にイコライズする複数のイコライズ手段と、前記複数のブロックに対応して設けられ、各々が、対応するブロックがデータ書込時に前記ブロック選択手段により選択されていないときに、対応する書込データバス手段を、前記所定の電位にプリチャージする手段とを備えた、半導体記憶装置。

IPC (2件)：

G11C 11/409 ,  H01L 27/10 481

引用特許：

審査官引用 (3件)

• 特開平3-181094
  
• 特開平3-154287
  
• 特開昭63-064690